4位布斯乘法器模块及测试模块

32位高性能浮点乘法器芯片设计研究.pdf

32位高性能浮点乘法器芯片设计研究.pdf

标签： 性能乘法器浮点

上传时间： 2016-12-08

上传用户：hjshhyy
介绍了利用VHDL实现八位除法,采用层次化设计,该除法器采用了VHDL的混合输入方式,将除法器分成若干个子模块后,对各个子模块分别设计,各自生成功能模块完成整体设计,实现了任意八位无符号数的除法。

介绍了利用VHDL实现八位除法,采用层次化设计,该除法器采用了VHDL的混合输入方式,将除法器分成若干个子模块后,对各个子模块分别设计,各自生成功能模块完成整体设计,实现了任意八位无符号数的除法。

标签： VHDL 除法分子模块

上传时间： 2016-12-21

上传用户：lijianyu172
这两个分别是8位乘法器的VHDL语言的实现

这两个分别是8位乘法器的VHDL语言的实现，并经过个人用QUARTUS的验证，另外一个是奔腾处理器的设计思想

标签： VHDL 分 8位乘法器

上传时间： 2016-12-26

上传用户：kr770906
用VHDL实现四位乘法器

用VHDL实现四位乘法器，不直接用乘法实现，一来节省资源，二来可提高速度！

标签： VHDL 乘法器

上传时间： 2017-01-02

上传用户：athjac
定点八位乘法器的原理图设计

定点八位乘法器的原理图设计，已通过功能仿真！

标签： 定点乘法器原理图设计

上传时间： 2017-01-03

上传用户：z754970244
vhdl语言的100个例子 VHDL语言100例第1例带控制端口的加法器第2例无控制端口的加法器第3例乘法器第4例比较器第5例二路选择器第6例寄存器第7例移

vhdl语言的100个例子 VHDL语言100例第1例带控制端口的加法器第2例无控制端口的加法器第3例乘法器第4例比较器第5例二路选择器第6例寄存器第7例移位寄存器第8例综合单元库第9例七值逻辑与基本数据类型第10例函数

标签： 100 vhdl VHDL 语言

上传时间： 2013-12-13

上传用户：古谷仁美
基于CPLD/FPGA的十六位乘法器的VHDL实现

基于CPLD/FPGA的十六位乘法器的VHDL实现

标签： CPLD FPGA VHDL 十六位

上传时间： 2013-12-16

上传用户：qq1604324866
18bit的booth乘法器采用booth2编码 Wallace压缩树以及超前进位结合进位选择的36bit高性能加法器

18bit的booth乘法器采用booth2编码 Wallace压缩树以及超前进位结合进位选择的36bit高性能加法器

标签： bit Wallace booth2 booth

上传时间： 2017-01-13

上传用户：firstbyte
VHDL：用状态机的方法实现一个8位乘法器

VHDL：用状态机的方法实现一个8位乘法器

标签： VHDL 8位状态乘法器

上传时间： 2017-01-25

上传用户：cccole0605
用xilinx写的vhdl乘法器。是二进制的两位乘法器。里面含有代码和电路图。

用xilinx写的vhdl乘法器。是二进制的两位乘法器。里面含有代码和电路图。

标签： xilinx vhdl 乘法器二进制

上传时间： 2014-01-10

上传用户：xiaoyunyun