门禁系统
上传时间： 2014-12-29
上传用户：meiguiweishi
MC68HC11G5在自动门控制系统中应用
上传时间： 2013-11-01
上传用户：zhishenglu
RFID门禁系统阅读器设计
上传时间： 2013-11-25
上传用户：onewq
本课题在深入研究了射频卡的相关理论和技术的基础上，设计开发了一套完整的非接触式射频卡(收费)管理系统。本文首先结合国内外射频卡技术研究动态和发展趋势，简要介绍了非接触式射频技术的基本概况，从非接触式射频卡的系统组成结构入手，详细分析了射频卡系统的基本原理和其所涉及到的关键技术，接着本文着重分析了非接触式射频卡系统的软硬件开发设计思想，对硬件设计中的MCU和射频模块的特性进行了具体的介绍，对终端读写器各部分硬件(射频识别部分、显示电路、报警模块，485通讯模块等)的功能构造和电路设计进行了详细的分析，在硬件设计的基础上，详细阐述了终端读写器的软件设计过程，给出了终端读写器主程序和各功能模块的软件设计，并结合终端读写器的设计开发了射频卡管理系统作为上位机管理软件，对数据库管理和串口通信等作了详细的阐述。
上传时间： 2013-11-13
上传用户：pwcsoft
系统发射部分由Lorenz混沌电路和调频电路产生混沌调频载波信号,经采样后在FPGA中实现差分延时和调制;接收部分基于非相干相关法,位同步模块采用相关值与能量比值作为定时测度,通过设置门限和滑动搜索窗口寻找初始同步,而后引入数字锁相环进行相关峰值跟踪和位同步调整。
上传时间： 2013-10-27
上传用户：wkxiian
介绍了一种基于FM的低压电力线门禁系统实现方法，在分析并建立FM数学模型的基础上，设计了FM调频发射机与FM调频接收机。该系统可以解决目前专线门禁系统和无线门禁系统的不足，进一步推进了门禁系统的实用性。实际应用结果证明，该门禁系统成本低、灵活、可靠。
上传时间： 2013-12-05
上传用户：66666
非接触感应式静电测量仪表，读数要经过乘数k与测量距离d的关系换算才能得出被测静电体的静电电压，为解决这一人工换算及测量过程繁琐问题，提出了利用超声测距技术与非接触式静电测量技术一体化静电测量方式及其设计方法，研究了超声测距技术用于非接触式静电测量一体化设计的参数与精度要求和相对测距方法应用，进行了超声测距与非接触式静电测量一体化原理与整机结构设计的可行性验证。
上传时间： 2013-11-03
上传用户：windypsm
Verilog_HDL的基本语法详解（夏宇闻版）:Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种： 系统级（system）：用高级语言结构实现设计模块的外部性能的模型。 算法级（algorithm）：用高级语言结构实现设计算法的模型。 RTL级（Register Transfer Level）：描述数据在寄存器之间流动和如何处理这些数据的模型。 门级（gate-level）：描述逻辑门以及逻辑门之间的连接的模型。 开关级（switch-level）：描述器件中三极管和储存节点以及它们之间连接的模型。 一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。这种行为描述语言具有以下功能： · 可描述顺序执行或并行执行的程序结构。 · 用延迟表达式或事件表达式来明确地控制过程的启动时间。 · 通过命名的事件来触发其它过程里的激活行为或停止行为。 · 提供了条件、if-else、case、循环程序结构。 · 提供了可带参数且非零延续时间的任务（task）程序结构。 · 提供了可定义新的操作符的函数结构（function）。 · 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 · Verilog HDL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。因其结构化的特点又使它具有以下功能： - 提供了完整的一套组合型原语（primitive）; - 提供了双向通路和电阻器件的原语; - 可建立MOS器件的电荷分享和电荷衰减动态模型。 Verilog HDL的构造性语句可以精确地建立信号的模型。这是因为在Verilog HDL中，提供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的的强度，可以通过设定宽范围的模糊值来降低不确定条件的影响。 Verilog HDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中有许多语句如：if语句、case语句等和C语言中的对应语句十分相似。如果读者已经掌握C语言编程的基础，那么学习Verilog HDL并不困难，我们只要对Verilog HDL某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。下面我们将对Verilog HDL中的基本语法逐一加以介绍。
标签： Verilog_HDL
上传时间： 2014-12-04
上传用户：cppersonal
FPGA实验指导书（5万门）.doc+2007-08-14
上传时间： 2013-10-16
上传用户：xiaojie
赛灵思推出业界首款自动化精细粒度时钟门控解决方案，该解决方案可将 Virtex®-6 和 Spartan®-6 FPGA 设计方案的动态功耗降低高达 30%。赛灵思智能时钟门控优化可自动应用于整个设计，既无需在设计流程中添加更多新的工具或步骤，又不会改变现有逻辑或时钟，从而避免设计修改。此外，在大多数情况下，该解决方案都能保留时序结果。
上传时间： 2015-01-02
上传用户：wutong
