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译码算法

  • 一本讲宽带无线系统的空时编码技术的电子书

    一本讲宽带无线系统的空时编码技术的电子书,详细介绍了空时编码的编译码算法,以及其在OFDM等系统中的应用。

    标签: 宽带无线 空时编码 电子书

    上传时间: 2013-12-22

    上传用户:hewenzhi

  • 上传的是WIMAX系统中

    上传的是WIMAX系统中,CTC译码算法的仿真程序,基于Modelsim

    标签: WIMAX

    上传时间: 2016-08-27

    上传用户:lanhuaying

  • [LDPC码]是LDPC码相关论文 [WuYuFei]中是WuYuFei的论文 [WuYufei_matlab]是WuYufei做Turbo码的Matlab程序 程序实现在固定信噪比和卷积长度的

    [LDPC码]是LDPC码相关论文 [WuYuFei]中是WuYuFei的论文 [WuYufei_matlab]是WuYufei做Turbo码的Matlab程序 程序实现在固定信噪比和卷积长度的条件下,计算不同正常的帧错误概率和比特错误概率 turbo_sys_demo.m是主程序 其中trellis.m是构造网格的子程序 logmapo.m是LOGMAP译码算法子程序 sova0.m是SOVA译码算法子程序 encoderm.m是编码子程序 [22]是以WuYufei程序的改动,实现在帧长、信噪比和迭代次数固定的情况下,获得两个译码器的先验信息的变化情况 http://www.pudn.com

    标签: WuYuFei LDPC WuYufei_matlab WuYufei

    上传时间: 2016-09-03

    上传用户:yuzsu

  • (2,1,9)卷积编解码器

    (2,1,9)卷积编解码器,译码部分采用Vitebi译码算法,设计使用Verilog HDL语言,在Modelsim平台下仿真通过

    标签: 卷积 编解码器

    上传时间: 2013-12-17

    上传用户:hphh

  • 在3G通讯中

    在3G通讯中,turbo码以其优异的性能几乎达到了香浓定理的极限。我们提供一种低功耗的turbo码译码算法

    标签: 通讯

    上传时间: 2014-11-26

    上传用户:R50974

  • 本文介绍了一种基于DSP技术的二维条码扫描器。该扫描器以MOTOROLA的DSP56F826为核心

    本文介绍了一种基于DSP技术的二维条码扫描器。该扫描器以MOTOROLA的DSP56F826为核心,采用CMOS图象传感器以逐行扫描方式采集条码数据,并利用高速存储器扩展芯片,配合先进的译码算法,实现了高效准确的实时处理。文中阐明了系统工作原理、功能以及软硬件实现方法。同时,简述了PDF417码的编码原理及二维条码系统的发展前景。

    标签: DSP MOTOROLA F826 56F

    上传时间: 2014-01-01

    上传用户:qwe1234

  • tuobo码的编码

    tuobo码的编码,以及tuobo码的译码算法,其中包括log-map算法和sova算法

    标签: tuobo 编码

    上传时间: 2017-08-05

    上传用户:zhoujunzhen

  • 基于FPGA的viterbi设计及Verilog代码

    viterbi译码算法是一种卷积码的解码算法。优点不说了。缺点就是随着约束长度的增加算法的复杂度增加很快。约束长度N为7时要比较的路径就有64条,为8时路径变为128条。 (2<<(N-1))。所以viterbi译码一般应用在约束长度小于10的场合中。 先说编码(举例约束长度为7):编码器7个延迟器的状态(0,1)组成了整个编码器的64个状态。每个状态在编码器输入0或1时,会跳转到另一个之中。比如110100输入1时,变成101001(其实就是移位寄存器)。并且输出也是随之而改变的。 这样解码的过程就是逆过程。算法规定t时刻收到的数据都要进行64次比较,就是64个状态每条路有两条分支(因为输入0或1),同时,跳传到不同的两个状态中去,将两条相应的输出和实际接收到的输出比较,量度值大的抛弃(也就是比较结果相差大的),留下来的就叫做幸存路径,将幸存路径加上上一时刻幸存路径的量度然后保存,这样64条幸存路径就增加了一步。在译码结束的时候,从64条幸存路径中选出一条量度最小的,反推出这条幸存路径(叫做回溯),得出相应的译码输出。

    标签: viterbi Verilog FPGA 代码

    上传时间: 2016-08-08

    上传用户:June

  • Verilog源代码关于viterbi设计

     (n, k, N)卷积码的状态数为2k (N−1) ,对每一时刻要 做2k (N−1) 次“加-比-存”操作,每一操作包括2k 次加法和2k −1 次比较,同时要保留2k (N−1) 条幸存路径。由此可见,Viterbi 算法的复杂度与信道质量无关,其计算量和存储量都随约束 长度N 和信息元分组k 呈指数增长。因此,在约束长度和信息元分组较大时并不适用。 为了充分利用信道信息,提高卷积码译码的可靠性,可以采用软判决Viterbi 译码算法。 此时解调器不进行判决而是直接输出模拟量,或是将解调器输出波形进行多电平量化,而不 是简单的 0、1 两电平量化,然后送往译码器。即编码信道的输出是没有经过判决的“软信 息”。

    标签: Verilog viterbi 源代码

    上传时间: 2016-08-08

    上传用户:June

  • rsmashi

    RS码编译码算法的实现(学习RS码极为有用).

    标签: rsma

    上传时间: 2017-02-14

    上传用户:devil812