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译码算法

  • 实现huffman的算法 先输入一个文件 译码 输出译码后的文件

    实现huffman的算法 先输入一个文件 译码 输出译码后的文件

    标签: huffman 译码 算法 输入

    上传时间: 2016-12-20

    上传用户:bruce5996

  • 【问题描述】 设计一个利用哈夫曼算法的编码和译码系统

    【问题描述】 设计一个利用哈夫曼算法的编码和译码系统,重复地显示并处理以下项目,直到选择退出为止。 【基本要求】 (1)初始化:键盘输入字符集大小n、n个字符和n个权值,建立哈夫曼树; (2)编码:利用建好的哈夫曼树生成哈夫曼编码; (3)输出编码; (4)设字符集及频度如下表: 字符:A B C D E F 频度:4 9 23 2 17 15 字符:G H I J K 频度:1 2 3 3 4

    标签: 哈夫曼算法 编码 译码

    上传时间: 2017-03-07

    上传用户:qwe1234

  • 基于深度优先搜索算法的球形译码

    基于深度优先搜索算法的球形译码,具体文献可以参考03年information thoery上的那篇经典文章

    标签: 深度优先搜索 算法 译码

    上传时间: 2013-12-31

    上传用户:xiaoyunyun

  • LDPC 码的编译码的c语言实现,译码采用的是bp算法

    LDPC 码的编译码的c语言实现,译码采用的是bp算法

    标签: LDPC 编译码 c语言 算法

    上传时间: 2013-12-22

    上传用户:sz_hjbf

  • 哈夫曼树最优搜索算法。欢迎使用haffman编/译码程序

    哈夫曼树最优搜索算法。欢迎使用haffman编/译码程序,本程序是对报文进行---①编码 ②译码 ③ 打印等 ,让我们开始吧!!

    标签: haffman 最优搜索 算法

    上传时间: 2017-07-24

    上传用户:源码3

  • RS译码器的C源代码,采用了BM算法

    RS译码器的C源代码,采用了BM算法,钱搜索,和福尼算法求错误值

    标签: RS译码器 源代码 算法

    上传时间: 2017-08-07

    上传用户:cursor

  • 这是数据结构学习过程中的实验 关于哈弗曼的编码和译码。 算法还有待改进

    这是数据结构学习过程中的实验 关于哈弗曼的编码和译码。 算法还有待改进

    标签: 数据结构 实验 过程 编码

    上传时间: 2013-12-12

    上传用户:thuyenvinh

  • ① 设计和实现基于哈夫曼算法的编码和译码功能

    ① 设计和实现基于哈夫曼算法的编码和译码功能,系统功能包括:产生哈夫曼编码,输入电文进行编码生成码文,将码文译成电文,对输入电文和译文作对比等。

    标签: 哈夫曼算法 编码 译码

    上传时间: 2017-09-16

    上传用户:源弋弋

  • 这是一篇介绍rs软译码的具体编码解码算法方面的课件

    这是一篇介绍rs软译码的具体编码解码算法方面的课件,请大家参考。

    标签: 译码 编码解码 算法

    上传时间: 2017-09-18

    上传用户:hakim

  • LDPC编码算法研究及其FPGA实现.rar

    LDPC(Low Density Parity Check)码是一类可以用非常稀疏的校验矩阵或二分图定义的线性分组纠错码,最初由Gallager发现,故亦称Gallager码.它和著名Turbo码相似,具有逼近香农限的性能,几乎适用于所有信道,因此成为近年来信道编码界研究的热点。 LDPC码的奇偶校验矩阵呈现稀疏性,其译码复杂度与码长成线性关系,克服了分组码在长码长时所面临的巨大译码计算复杂度问题,使长编码分组的应用成为可能。而且由于校验矩阵的稀疏特性,在长的编码分组时,相距很远的信息比特参与统一校验,这使得连续的突发差错对译码的影响不大,编码本身就具有抗突发差错的特性。 本文首先介绍了LDPC码的基本概念和基本原理,其次,具体介绍了LDPC码的构造和各种编码算法及其生成矩阵的产生方法,特别是准循环LDPC码的构造以及RU算法、贪婪算法,并在此基础上采用贪婪算法对RU算法进行了改进。 最后,选用Altera公司的Stratix系列FPGA器件EPls25F67217,实现了码长为504的基于RU算法的LDPC编码器。在设计过程中,为节省资源、提高速度,在向量存储时采用稀疏矩阵技术,在向量相加时采用通过奇校验直接判定结果的方法,在向量乘法中,采用了前向迭代方法,避开了复杂的矩阵求逆运算。结果表明,该编码器只占用约10%的逻辑单元,约5%的存储单元,时钟频率达到120MHz,数据吞吐率达到33Mb/s,功能上也满足编码器的要求。

    标签: LDPC FPGA 编码

    上传时间: 2013-06-09

    上传用户:66wji