7段数码显示译码器设计7段数码是纯组合电路,通常的小规模专用IC,如74或4000系列的器件只能作十进制BCD码译码,然而数字系统中的数据处理和运算都是二进制的,所以输出表达都是十六进制的,为了满足十六进制数的译码显示,最方便的方法就是利用译码程序在FPGA/CPLD中来实现。例子作为七段译码器,输出信号LED7S的7位分别接数码管的7个段,高位在左,低位在右。例如当LED7S输出为“1101101”时,数码管的7个段g、f、e、d、c、b、a分别接1、1、0、1、1、0、1;接有高电平的段发亮,于是数码管显示“5”。
标签: 数码显示 数码 译码器 组合电路
上传时间: 2014-01-26
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万年历数码管实现 用单片机 译码器 实现的
标签: 万年历 数码管 用单片机 译码器
上传时间: 2016-10-27
上传用户:shawvi
viterbi译码器的IP核,可以直接编译使用
标签: viterbi IP核 译码器
上传时间: 2016-11-03
上传用户:希酱大魔王
cpld/fpga RS(204,188)译码器的verilog程序
标签: verilog cpld fpga 204
上传时间: 2016-11-05
上传用户:tyler
程序提供了一种高效简单的38译码器的算法,非常实用
标签: 程序 译码器 算法
上传时间: 2016-11-14
上传用户:ainimao
vhdl的七段译码器
标签: vhdl 译码器
上传时间: 2013-12-22
上传用户:zhengzg
用vhdl语言编写译码器,呵呵,希望有所帮助
标签: vhdl 语言 编写 译码器
上传时间: 2014-01-22
上传用户:evil
精通verilog HDL语言编程源码9——RS(204,188)译码器的设计
标签: verilog HDL 204 188
上传时间: 2013-12-20
上传用户:独孤求源
七段数码显示译码器设计,通过按钮输入四位二进制数,数码管显示0到F的输出显示。
标签: 七段数码 显示译码器
上传时间: 2014-12-20
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3-8译码器的仿真实验。本实验选用的仿真开发软件是MAX+plus II Version 9.3,原理图源文件保存在MyProject目录中,为138decoder.gdf,另有我写的实验报告,呵呵,适合仿真入门
标签: Version plus MAX 9.3
上传时间: 2016-12-14
上传用户:米卡