当今电子系统的设计是以大规模FPGA为物理载体的系统芯片的设计，基于FPGA的片上系统可称为可编程片上系统(SOPC)。SOPC的设计是以知识产权核(IPCore)为基础，以硬件描述语言为主要设计手段，借助以计算机为平台的EDA工具进行的。 本文在介绍了FPGA与SOPC相关技术的基础上，给出了SOPC技术开发调制解调器的方案。在分析设计软件Matlab/DSP(Digital Signal Processing)。builder以及Quartus Ⅱ开发软件进行SOPC(System On a Programmable Chip)设计流程后，依据调制解调算法提出了一种基于DSP Builder调制解调器的SOPC实现方案，模块化的设计方法大大缩短了调制解调器的开发周期。 在SOPC技术开发调制解调器的过程中，用MATLAB/Simulink的图形方式调用Altera DSP Builder和其他Simulink库中的图形模块(Block)进行系统建模，在Simulink中仿真通过后，利用DSP Builder将Simulink的模型文件(．mdl)转化成通用的硬件描述语言VHDL文件，从而避免了VHDL语言手动编写系统的烦琐过程，将精力集中于算法的优化上。 基于DSP Builder的开发功能，调制解调器电路中的低通滤波器可直接调用FIRIP Core，进一步提高了开发效率。 在进行编译、仿真调试成功后，经过QuartusⅡ将编译生成的编程文件下载到ALTERA公司Cyclone Ⅱ系列的FPGA芯片EP2C5F256C6，完成器件编程，从而给出了一种调制解调器的SOPC系统实现方案。
上传时间： 2013-05-28
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随着信号处理技术的进步和电子技术的发展，雷达信号侦察接收机逐渐从模拟体制向数字体制转变。软件无线电概念的提出，促使雷达侦察接收机朝大带宽、全截获方向发展，现有的串行信号处理体制已经很难满足系统要求。FPGA器件的出现，为实现宽带雷达信号侦察数字接收机提供了硬件支持。 本文结合FPGA芯片特点，在前人研究基础上，从算法和硬件实现两方面，对雷达信号侦察数字接收机若干关键技术进行了研究和创新，主要研究内容包括以下几个方面。 1)给出了基于QuartusII/Matlab和ISE/ModelSim/Matlab的两种FPGA设计联合仿真技术。这种联合仿真技术，大大提高了基于FPGA的雷达信号侦察数字接收机的设计效率。 2)给出了一种基于FFT/IFFT的宽带数字正交变换算法，并将该算法在FPGA中进行了硬件实现，设计可对600MHz带宽内的输入信号进行实时正交变换。 3)提出了一种全并行结构FFT的FPGA实现方案，并将其在FPGA芯片中进行了硬件实现，设计能够在一个时钟周期内完成32点并行FFT运算，满足了数字信道化接收机对数据处理速度的要求。 4)提出了一种自相关信号检测FPGA实现方案，通过改变FIFO长度改变自相关运算点数，实现了弱信号检测。提出通过二次门限处理来消除检测脉冲中的毛刺和凹陷，降低了虚警概率，提高了检测结果的可靠性。 5)在单通道自相关信号检测算法基础上，提出采用三路并行检测，每路采用不同的相关点数和检测门限，再综合考虑三路检测结果，得到最终检测结果。给出了算法FPGA实现过程，并对设计进行了联合时序仿真，提高了检测性能。 6)给出了一种利用FFT变换后的两根最大谱线进行插值的快速高精度频率估计方法，并将该算法在FPGA硬件中进行了实现。通过利用FFT运算后的实/虚部最大值进行插值，降低了硬件资源消耗、缩短了运算延迟。 7)结合4)、5)、6)中的研究成果，完成了对雷达脉冲信号到达时间、终止时间、脉冲宽度和脉冲频率的估计，最终在一块FPGA芯片内实现了一个精简的雷达信号侦察数字接收机，并在微波暗室中进行了测试。
上传时间： 2013-06-13
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目前，数字信号处理广泛应用于通信、雷达、声纳、语音与图像处理等领域，信号处理算法理论己趋于成熟，但其具体硬件实现方法却值得探讨。FPGA是近年来广泛应用的超大规模、超高速的可编程逻辑器件，由于其具有高集成度、高速、可编程等优点，大大推动了数字系统设计的单片化、自动化，缩短了单片数字系统的设计周期、提高了设计的灵活性和可靠性，在超高速信号处理和实时测控方面有非常广泛的应用。本文对FPGA的数据采集与处理技术进行研究，基于FPGA在数据采样控制和信号处理方面的高性能和单片系统发展的新热点，把FPGA作为整个数据采集与处理系统的控制核心。主要研究内容如下： FPGA的单片系统研究。针对数据采集与处理，对FPGA进行选型，设计了基于FPGA的单片系统的结构。把整个控制系统分为三个部分：多通道采样控制模块，数据处理模块，存储控制模块。 多通道采样控制模块的设计。利用4片AD7506和一片AD7862对64路模拟量进行周期采样，分别设计了通道选择控制模块和A/D转换控制模块，并进行了仿真，完成了基于FPGA的多通道采样控制。 数据处理模块的设计。FFT算法在数字信号处理中占有重要的地位，因此本文研究了FFT的硬件实现结构，提出了用FPGA实现FFT的一种设计思想，给出了总体实现框图。分别设计了旋转因子复数乘法器，碟形运算单元，存储器，控制器，并分别进行了仿真。重点设计实现了FFT算法中的蝶形处理单元，采用了一种高效乘法器算法设计实现了蝶形处理单元中的旋转因子乘法器，从而提高了蝶形处理器的运算速度，降低了运算复杂度。理论分析和仿真结果表明，状态机控制器成功地对各个模块进行了有序、协调的控制。 存储控制模块的设计。利用闪存芯片K9K1G08UOA对采集处理后的数据进行存储，设计了FPGA与闪存的硬件连接，设计了存储控制模块。 本文对FFT算法的硬件实现进行了研究，结合单片系统的特点，把整个系统分为多通道采样控制模块，数据处理模块，存储控制模块进行设计和仿真。设计采用VHDL编写程序的源代码。仿真测试结果表明，此FPGA单片系统可完成对实时信号的高速采集与处理。
上传时间： 2013-07-06
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在中、大规模电子系统的设计中，系统地综合运用信号完整性技术可以 带来很多好处，如缩短研发周期、降低产品成本、降低研发成本、提高产品性能 、提高产品可靠性。 数字电路在具有逻辑电路功能的同时，也具有丰富的模拟特性，电路设 计工程师需要通过精确测定、或估算各种噪声的幅度及其时域变化，将电路抗干 扰能力精确分配给各种噪声，经过精心设计和权衡，控制总噪声不超过电路的抗 干扰能力，保证产品性能的可靠实现。
上传时间： 2013-05-18
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Quartus II 软件5.0在高密度FPGA设计上具有性能和效率领先优势。此版本首次展示了业内编译增强技术以及多种新的高密度设计高效特性。 Quartus II软件5.0的新特性和增强功能包括： 编译和时序逼近的增强特性 编译增强特性缩短近70％编译时间 编译增强特性使设计人员能够根据综合和适配的需要，将设计划分为物理和逻辑分区，在特定设计分区上实施物理综合等高级优化技术，保持其他模块性能不变，从而提高时序逼近效率。SignalTap? II 嵌入式逻辑分析仪也可以采用该技术加速实现验证迭代。 时
标签： QuartusII
上传时间： 2013-06-06
上传用户：dapangxie
随着系统芯片(SoC)设计复杂度不断增加，使得缩短面市时间的压力越来越大。虽然IP核复用大大减少了SoC的设计时间，但是SoC的验证仍然非常复杂耗时。SoC和ASIC的最大不同之处在于它的规模和复杂的系统性，除了大量硬件模块之外，SoC还需要大量的同件和软件，如操作系统，驱动程序以及应用程序等。面对SoC数目众多的硬件模块，复杂的嵌入式软件，由于软件仿真速度和仿真模犁的局限性，验证往往难以达到令人满意的要求，耗费了大最的时间，将给系统芯片的上市带来严重的影响。为了减少此类情况的发生，在流样片之前，进行基于FPGA的系统原型验证，即在FPGA上快速地实现SoC设计中的硬件模块，让软件模块在真正的硬件环境中高速运行，从而实现SoC设计的软硬件协同验证。这种方法已经成为SoC设计流程前期阶段常用的验证方法。 在简要分析几种业内常用的验证技术的基础上，本文重点阐述了基于FPGA的SoC验证流程与技术。结合Mojox数码相机系统芯片(以下简称为Mojox SoC)的FPGA原型验证平台的设计，介绍了Mojox FPGA原型验证平台的硬件设计过程和Mojox SoC的FPGA原型实现，并采用基于模块的FPGA设计实现方法，加快了原型验证的工作进程。 本文还介绍了Mojox SoC中ARM固件和PC应用软件等原型软件的设计实现以及原型验证平台的软硬协同验证的过程。通过软硬协同验证，本文实现了PC机对整个验证平台的摔制，达到了良好的验证效果，且满足了预期的设计要求。
上传时间： 2013-07-02
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软件无线电技术作为一种新的通信技术，其基本思想是构造一个通用硬件平台，使宽带A/D，D/A尽量靠近天线，在数字域完成信号处理，通过选用不同软件模块即可实现不同的通信功能，这样大大缩短了电台的研发周期。该技术在通信(尤其是在移动通信)领域有着迫切的需求和广阔的应用前景。 本文阐述了软件无线电的基础理论，对信号采样理论、多速率信号处理技术、高效数字滤波器、数字正交变换理论进行了分析和研究。从目前器件发展水平和实验研究条件出发，设计了一个基于FPGA的软件无线电通信平台。设计采用了中频数字化处理的硬件平台结构，选用Altera Cyclone系列FPGA作为信号处理和总体控制配置的核心，并结合专用通信芯片，数字上变频器AD9856和数字下变频器AD6654来实现该平台。采用VHDL和Verilog HDL语言对时分复用模块、信道编解码模块、调制解调模块等进行了模块化设计，并对电路板设计过程中系统的配置和控制、无源滤波器设计、阻抗匹配电路设计等问题进行了详细的讨论，最后对印制电路板进行测试和调试，获得了预期的效果。 本文给出的设计方案，大大简化了数字通信系统的硬件设备，具有较强的通用性和灵活性，通过修改系统参数和配置程序，即可适应不同的通信模式和信道状况，充分体现了软件无线电的优势。该平台不仅仅能应用在通信设备上，在许多系统验证平台、测试设备中均可应用，颇具实用价值。
上传时间： 2013-07-21
上传用户：浅言微笑
在3G移动通信网络建设中，如何实现密集城区的无线网络覆盖是目前基站的发展方向。目前网络覆盖理念的核心思想就把传统宏基站的基带处理和射频部分分离，分成基带处理单元和射频拉远单元两个设备，这样既节省空间、降低设置成本，又提高了组网效率。本文研究的数字收发机用于WCDMA基站系统的射频拉远单元中，实现移动通信网中射频信号的传输工作。 数字收发机主要由射频处理部分、模数/数模转换部分、数字上下变频处理部分、接口转换以及数字光模块组成。本文研究的重点是数字上下变频处理部分。设计采用软件无线电的架构和FPGA技术，所设计的数字上下变频部分可以在不修改硬件电路的基础上只需修改软件部分的参数则可实现多种频率的变频处理，极大地降低了开发成本，且缩短了开发周期。 根据系统设计的设计要求，以及现有芯片使用情况比较，本文选用Altera公司的：FPGA芯片，应用公司提供的Dspbuilder作为系统级的开发工具，应用Quartus Ⅱ作为综合、布局布线工具实现数字上下变频处理部分设计。 本文的主要研究工作包括以下几个部分： (1)对数字收发机的整体结构进行分析研究，确定数字收发机的实现结构和各个部分的功能； (2)通过对数字上下变频的相关理论的研究，分析出数字上下变频的结构、实现方法及性能； (3)通过对数控振荡器、CIC滤波器、FIR滤波器进行理论研究、内部实现结构以及性能分析，得出具体的参数和仿真实现结构； (4)使用FPGA中的IP核技术来实现数字上下变频，利用Matlab中Dspbuilder提供的IP核分别进行NCO、CIC、FIR的仿真工作；并得出数字上下变频的总体仿真实现结果； (5)对高速收发通道进行了研究和设计，根据系统的要求给出了数据帧结构，并采用Altera的第三代FPGA产品Stratix Ⅱ GX系列芯片实现了数字收发机的信号的串并/并串的接口转换。为后续继续研究工作奠定基础。
上传时间： 2013-06-21
上传用户：zhuo0008
随着数字电子技术的发展，数字信号处理的理论和技术广泛的应用于通讯、语音处理、计算机和多媒体等领域。快速傅立叶变换(FFT)使离散傅立叶变换的运算时间缩短了几个数量级，在数字信号处理领域被广泛应用。FFT已经成为现代信号处理的重要手段之一。 现场可编程门阵列(FPGA)是近年来迅速发展起来的新型可编程器件。随着它的不断应用和发展，也使电子设计的规模和集成度不断提高。同时基于FPGA实现FFT的设计方法和思想被提出。本次设计的目的是快速傅立叶变换(FFT)的FPGA实现。 此文在分析了快速傅立叶算法的基础上，提出了一种频率抽取基4 FFT的FPGA设计方案，针对现有FFT的FPGA实现过程中蝶形运算需要频繁乘以多个旋转因子提出了改进方法，减少了旋转因子的乘法次数和存储空间，加快了蝶形运算的速度，设计的地址映射方法，无需运算即可得到所需数据的存放地址，并结合采用乒乓结构和流水线方式，来提高快速傅立叶变换(FFT)FPGA实现的速度。描述了一片FPGA芯片内完成了整个FFT处理器的电路设计，经过模块时序仿真和数据的验证及测试，达到工作在50MHz时钟频率的设计要求。最后对后续设计做了描述，并对用FPGA实现FFT做了展望。
上传时间： 2013-04-24
上传用户：ykykpb
随着人们对无线通信需求和质量的要求越来越高，无线通信设备的研发也变得越来越复杂，系统测试在整个设备研发过程中所占的比重也越来越大。为了能够尽快缩短研发周期，测试人员需要在实验室模拟出无线信道的各种传播特性，以便对所设计的系统进行调试与测试。无线信道仿真器是进行无线通信系统硬件调试与测试不可或缺的仪器之一。 本文设计的无线信道仿真器是以Clarke信道模型为参考，采用基于Jakes模型的改进算法，使用Altera公司的StratixⅡ EP2S180模拟实现了频率选择性衰落信道。信道仿真器实现了四根天线数据的上行接收，每根天线由八条可分辨路径，每条可分辨路径由64个反射体构成，每根天线可分辨路径和反射体的数目可以独立配置。通过对每个反射体初始角度和初始相位的设置，并且保证反射体的角度和相位是均匀分布的随机数，可以使得同一条路径不同反射体之间的非相关特性，得到的多径传播信道是一个离散的广义平稳非相关散射模型(WSSUS)。无线信道仿真器模拟了上行数据传输环境，上行数据由后台产生后储存在单板上的SDRAM中。启动测试之后，上行数据在CPU的控制下通过信道仿真器，然后送达基带处理板解调，最后测试数据的误码率和误块率，从而分析基站的上行接收性能。 首先，本文研究了3GPP TS 25.141协议中对通信设备测试的要求和无线信道自身的特点，完成了对无线信道仿真器系统设计方案的吸收和修改。 其次，针对FPGA内部资源结构，研究了信道仿真器FPGA实现过程中的困难和资源的消耗，进行了模块划分。主要完成了时延模块、瑞利衰落模块、背板接口模块等的RTL级代码的开发、仿真、综合和板上调试；完成了FPGA和后台软件的联合调试；完成了两天线到四天线的改版工作，使FPGA内部的工作频率翻了一倍，大幅降低了FPGA资源的消耗。 最后，在完成无线信道仿真器的硬件设计之后，对无线信道仿真器的测试根据3GPP TS 25.141 V6.13.0协议中的要求进行，即在数据误块率(BLER)一定的情况下，对不同信道传播环境和不同传输业务下的信噪比(Eb/No)进行测试，单天线和多天线的测试结果符合协议中规定的信噪比(Eb/No)的要求。
上传时间： 2013-04-24
上传用户：小杨高1
