组合电路的设计8位加法器设计(ADD8.vhd)
标签: ADD vhd 组合电路 8位
上传时间: 2016-10-13
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7段数码显示译码器设计7段数码是纯组合电路,通常的小规模专用IC,如74或4000系列的器件只能作十进制BCD码译码,然而数字系统中的数据处理和运算都是二进制的,所以输出表达都是十六进制的,为了满足十六进制数的译码显示,最方便的方法就是利用译码程序在FPGA/CPLD中来实现。例子作为七段译码器,输出信号LED7S的7位分别接数码管的7个段,高位在左,低位在右。例如当LED7S输出为“1101101”时,数码管的7个段g、f、e、d、c、b、a分别接1、1、0、1、1、0、1;接有高电平的段发亮,于是数码管显示“5”。
标签: 数码显示 数码 译码器 组合电路
上传时间: 2014-01-26
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决策树是用二叉树形图来表示处理逻辑的一种工具。可以直观、清晰地表达加工的逻辑要求。特别适合于判断因素比较少、逻辑组合关系不复杂的情况。
标签: 逻辑 决策树 二叉树 加工
上传时间: 2014-01-09
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数字电路的基础知识 逻辑代数及运算规则 逻辑函数的表示法 逻辑函数的化简 清华电路课件
标签: 逻辑函数 数字电路 基础知识 逻辑代数
上传时间: 2016-12-12
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数字电子课程设计报告,题目一:三态逻辑电平测试器电路的设计 题目二:分压式工作点稳定电路Multisim仿真 内附详细的设计原理及原理图
标签: Multisim 数字 报告 三态
上传时间: 2013-11-26
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在VHDL结构体中用于描述逻辑功能和电路结构的语句分为顺序语句和并行语句两部分,顺序语句的执行方式十分类似于普通软件语言的程序执行方式,都是按照语句的前后排列方式顺序执行的。
标签: VHDL 分 结构体 电路结构
上传时间: 2014-01-01
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利用一块芯片完成除时钟源、按键、扬声器和显示器(数码管)之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短(设计过程中即可实现时序仿真)、调试方便、故障率低、修改升级容易等特点
标签: CPLD VHDL 芯片 时钟源
上传时间: 2013-12-26
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组合电路测试中的D算法论文2,便于大家习D算法相关的内容!
标签: 组合电路 测试 算法 论文
上传时间: 2013-12-19
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这是一本很好的数字电路逻辑教程,快来下啊
标签: 数字电路 教程 逻辑
上传时间: 2017-07-08
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本文介绍了乐曲演奏电路的设计与实现中涉及的CPLD/FPGA可编程逻辑控件,开发环境MAX+PLUSⅡ,硬件描述语言HDL以及介绍了在MAX+PLUSⅡ的EDA 软件平台上, 一种基于FPGA 的乐曲发生器的设计方法, 并给出了设计的顶层电路图和底层模块的VHDL(或AHDL)源程序。该设计的正确性已通过硬件实验得到验证。
标签: FPGA PLUS MAX CPLD
上传时间: 2014-02-01
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