本文件包是在MAX+plus II 软件环境下验证门电路的逻辑功能
标签: plus MAX II 软件环境
上传时间: 2016-01-09
上传用户:gxf2016
经典工具《CMOS组合电路》的电子书,物超所值
标签: CMOS 组合电路 电子书
上传时间: 2013-12-23
上传用户:zhuyibin
基于fpga和sopc的用VHDL语言编写的EDA组合电路的设计
标签: fpga VHDL sopc EDA
上传时间: 2016-02-04
上传用户:wangchong
本文详细分析了COOLRUNNER系列CPLD的结构,特点及功能,使用VHDL语言实现数字逻辑,实现了水下冲击波记录仪电路的数字电路部分.
标签: COOLRUNNER CPLD VHDL 分
上传时间: 2013-12-18
上传用户:shawvi
利用一块芯片完成除时钟源、按键、扬声器和显示器(数码管)之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短(设计过程中即可实现时序仿真)、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式(原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计)实现数字钟的设计、下载和调试。 一、 功能说明 已完成功能 1. 完成秒/分/时的依次显示并正确计数; 2. 秒/分/时各段个位满10正确进位,秒/分能做到满60向前进位; 3. 定时闹钟:实现整点报时,又扬声器发出报时声音; 4. 时间设置,也就是手动调时功能:当认为时钟不准确时,可以分别对分/时钟进行调整; 5. 利用多余两位数码管完成秒表显示:A、精度达10ms;B、可以清零;C、完成暂停 可以随时记时、暂停后记录数据。 待改进功能: 1. 闹钟只是整点报时,不能手动设置报时时间,遗憾之一; 2. 秒表不能向秒进位,也就是最多只能记时100ms; 3. 秒表暂停记录数据后不能在原有基础上继续计时,而是复位重新开始。 【注意】秒表为后来添加功能,所以有很多功能不成熟!
标签: CPLD VHDL 芯片 时钟源
上传时间: 2014-01-02
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7段数码是纯组合电路,通常的小规模专用IC,如74或4000系列的器件只能作十进制BCD码译码,然而数字系统中的数据处理和运算都是2进制的,所以输出表达都是16进制的,为了满足16进制数的译码显示,最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。本项实验很容易实现这一目的。例6-1作为7段BCD码译码器的设计,输出信号LED7S的7位分别接如图6-1数码管的7个段,高位在左,低位在右。例如当LED7S输出为 "1101101" 时,数码管的7个段:g、f、e、d、c、b、a分别接1、1、0、1、1、0、1,接有高电平的段发亮,于是数码管显示“5”。
标签: 数码 组合电路
上传时间: 2014-01-08
上传用户:wff
详细介绍了MSP430单片机的3V-5V逻辑转换接口设计,包括接口电平兼容分析,电路设计技巧等.当然,也适用于其他单片机平台.
标签: MSP 430 单片机 详细介绍
上传时间: 2013-12-13
上传用户:yxgi5
用状态机实现一个逻辑运算单元,该逻辑运算单元拥有常规的计算功能.状态机保证层次清晰,用门级电路搭建而成,可以直接综合并且流片.
标签: 状态 逻辑运算 合并 流片
上传时间: 2013-12-12
上传用户:星仔
移位相加8位硬件乘法器电路设计 乘法器是数字系统中的基本逻辑器件,在很多应用中都会出现如各种滤波器的设计、矩阵的运算等。本实验设计一个通用的8位乘法器。
标签: 乘法器 移位 8位 硬件
上传时间: 2016-07-27
上传用户:牛津鞋
UZZ9001+KMZ41角度传感器 可以判断倾角是多少的两个器件组合在一起的用法和电路连接图
标签: 9001 UZZ KMZ 41
上传时间: 2016-07-30
上传用户:lgnf