两条5级的并行流水线，乘法器还有一个简单的中断系统（带一个中断管理的‘操作系统’吧），再加上一个编译器。 主要是说明一下CPU的设计方法，还有一些简单的模块例如加法器，乘法器
上传时间： 2014-01-05
上传用户：a673761058
实现一个具有5段流水线结构的Mips-lite模拟器，该模拟器结构具有data forwarding，stall 处理等功能
上传时间： 2013-12-15
上传用户：Altman
用VHDL语言开发的一个16位的具有5级流水线的CPU设计
上传时间： 2013-12-10
上传用户：wangchong
cordic verilog 程序及仿真结果 8级流水线
上传时间： 2014-01-17
上传用户：hopy
一个关于硬件多线程的论文 ,在流水线中实现的 对于硬件爱好者使用
上传时间： 2016-08-12
上传用户：zyt
可编程控制器模拟流水线控制，用西门子可编程控制器软件编写的程序
上传时间： 2016-08-16
上传用户：wangchong
这是我用verilog hdl语言写的浮点乘法器,用的是基4的booth算法,对于部分积使用了5-2压缩和3-2压缩,欢迎大家指点,也欢迎大家把它改成流水线以提高速度.
上传时间： 2013-11-29
上传用户：jjj0202
本程序完成流水线并行提取等值面功能，采用VTK可视化程序开发包编写
上传时间： 2014-09-04
上传用户：a673761058
RISC状态机由三个功能单元构成：处理器、控制器和存储器。 RISC状态机经优化可实现高效的流水线操作。 RISC 中的数据线为16位。 在数据存储器中的0到15的位置放置16个随机数，求16个数的和，放在数据存储器的16、17的位置，高位在前 对这16个数进行排序，从大到小放置在18到33的位置 求出前16个数的平均数，放在34的位置 基本指令有NOP, ADD, SUB, AND, RD, WR, BR,BC。 因为采用16位指令，有扩充的余地。
上传时间： 2013-11-29
上传用户：缥缈
这是我个人写的DLX处理器流水线的Verilog代码，在ModelSim中仿真通过，并且在ISE中能综合！即可以下载到FPGA中运行指令，指令可以根据需要定义，也可和相应的编译器配合使用，这里给学习流水线和Verilog的朋友共享。
上传时间： 2016-11-27
上传用户：hphh
