用VHDL语言采用串行方法实现用1位全加器实现4位全加器
上传时间: 2016-05-27
上传用户:hongmo
基于symbian OS的IP前缀添加器.可以在通话前为电话加一个IP的功能.
上传时间: 2016-05-29
上传用户:wab1981
VHDL实现四位全加器,适合初学者,源程序下载
上传时间: 2013-12-30
上传用户:xsnjzljj
双人抢答器的程序,可以加分减分等,还可以用指示灯表示开始抢答和抢答结束
上传时间: 2016-06-11
上传用户:zhangliming420
在EDA的MAX+PLUS II开发环境下用VHDL编写的全加器
上传时间: 2016-06-14
上传用户:tzl1975
双向控制全加器的VHDL实现 内含ISE工程文件
上传时间: 2014-01-22
上传用户:cjl42111
智能充电器实例 功能:通过定时器定时从AD上读取数据,根据不同的电压选择不同的控制 充电方案,使用PWM控制输出脉宽来控制电流
上传时间: 2016-07-01
上传用户:baiom
flv 播放器加探测器,非常好用。完全绿色,无需安装
上传时间: 2016-07-08
上传用户:lmeeworm
8*8乘法器及其测试:采用booth编码的乘法器:1. ultipler_quick_add_4 即4位的并行全加器,在这里主要起了两个作用:第一个是在求部分积单元时,当编码为3x时用来输出部分积;另外一个是在将部分积加起来时,求3到6位时所用到。 2. ultiplier_quick_add_5 即5位的并行全加器,这里用来分别计算积的7到11位和12到16位。 3. ultiplier_unit_4 这个模块是用来实现部分积的,每一个模块实现一个部分积的4位,因此一个部分积需要4个这个模块来实现。总共需要12个这样的模块。 4.Multiplier_full_add 这是一位的全加器,在实现部分积相加的时候,通过全加器的阵列来实现的。
标签: ultipler_quick_add booth 乘法器 测试
上传时间: 2016-07-12
上传用户:zhaiye
用VERILOG语言实现了全加器,可综合可仿真通过
上传时间: 2013-12-25
上传用户:love1314