利用430做的一个产生时钟脉冲的程序，可以调的！
上传时间： 2014-01-11
上传用户：sxdtlqqjl
用ＭＡＴＬＡＢ产生各种时钟信号，对于不同的模块产生适当的始终信号．
标签： 时钟信号
上传时间： 2014-01-06
上传用户：gxmm
通过fpga产生时钟的VHDL源码，QII7.1下调试通过
上传时间： 2014-01-13
上传用户：lizhen9880
FIFO（先进先出队列）通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。本FIFO的实现是利用 双口RAM 和读写地址产生模块来实现的.FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、 与写时钟同步的写有效（wren）和写数据（wr_data） 、与读时钟同步的读有效（rden）和读数据（rd_data） 为了实现正确的读写和避免FIFO的上溢或下溢，给出与读时钟和写时钟分别同步的FIFO的空标志（empty）和 满标志（full）以禁止读写操作。
上传时间： 2014-01-25
上传用户：赵云兴
这是序列检测器。串行序列产生是指根据时钟和相应的控制信号，产生稳定的单bit输出信号；监测器指根据相应时钟输入的电平序列，监测该序列中是否存在预设的序列，无论从第几个输入开始，只要存在，总能监测到。监测到予以标示。
上传时间： 2013-12-12
上传用户：sammi
本代码用于产生FPGA内部的一个200Mhz的时钟，使得内部信号在此时钟下同步工作
上传时间： 2016-07-05
上传用户：cuiyashuo
AD9852的单音频产生波形程序 加载失时钟是内部设置的
上传时间： 2013-12-20
上传用户：大融融rr
AD9852的单音频产生波形程序 加载失时钟是外部 设置的
上传时间： 2016-10-13
上传用户：6546544
VHDL产生时钟50分频程序，供初学者参考
上传时间： 2016-11-09
上传用户：watch100
Holtek单片机源码：此应用示范了使用HT48C10单片机的 16 位定时计数器产生内部中断以实现计时功能。这个应用依靠系统时钟频率作为计时的基准。此处所示的应用使用了 400KHz的系统时钟，通过内部除四分频产生 100KHz 的定时/计数器时钟。对于一个 16 位的计数器最大计数值为 65536，这将每隔 0.65536 秒产生一个内部中断。但是时钟需要1秒作为基本时间单元。 因此定时/计数器被设置成记录0.5秒的基准时间，取两次中断可得到 1 秒的基准时间。这里的应用使用 4 个 7 段数码管显示24 小时制的时间，显示小时和分钟。而小时和分钟的调节由两个键来控制。
上传时间： 2017-01-22
上传用户：wmwai1314
