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时钟产生

  • 时钟信号输入端

    时钟信号输入端,要求编制一个顶层文件,产生具有自动加一功能的地址加法器

    标签: 时钟信号 输入端

    上传时间: 2016-07-15

    上传用户:凌云御清风

  • 时钟信号输入端

    时钟信号输入端,要求编制一个顶层文件,产生具有自动加一功能的地址加法器

    标签: 时钟信号 输入端

    上传时间: 2016-07-15

    上传用户:钓鳌牧马

  • EDA实验--UART串口实验:UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器 --- 发送器每隔16 个CLK16 时钟周期输出1 位

    EDA实验--UART串口实验:UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器 --- 发送器每隔16 个CLK16 时钟周期输出1 位,次序遵循1位起始位、8位数据位(假定数据位为8位)、1位校验位(可选)、1位停止位。 UART 接收器 --- 串行数据帧和接收时钟是异步的,发送来的数据由逻辑1 变为逻辑0 可以视为一个数据帧的开始。接收器先要捕捉起始位,确定rxd 输入由1 到0,逻辑0 要8 个CLK16 时钟周期,才是正常的起始位,然后在每隔16 个CLK16 时钟周期采样接收数据,移位输入接收移位寄存器rsr,最后输出数据dout。还要输出一个数据接收标志信号标志数据接收完。 波特率发生器 --- UART 的接收和发送是按照相同的波特率进行收发的。波特率发生器产生的时钟频率不是波特率时钟频率,而是波特率时钟频率的16 倍,目的是为在接收时进行精确地采样,以提出异步的串行数据。 --- 根据给定的晶振时钟和要求的波特率算出波特率分频数。

    标签: UART EDA CLK 实验

    上传时间: 2014-01-25

    上传用户:xsnjzljj

  • 四位计数器 计数器是数字系统中用得较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数

    四位计数器 计数器是数字系统中用得较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数,还可以实现分频、定时、产生节拍脉冲和脉冲序列等。例如,计算机中的时序发生器、分频器、指令计数器等都要使用计数器。

    标签: 计数器 数字系统 脉冲 逻辑器件

    上传时间: 2013-12-22

    上传用户:maizezhen

  • 时序产生器的原理

    时序产生器的原理,了解时钟和时序信号的波形。微程序控制器的功能、组成知识。微指令格式和各字段功能。微程序的编制、写入、观察微程序的运行,学习基本指令的执行流程。

    标签: 时序 产生器

    上传时间: 2016-07-27

    上传用户:李彦东

  • 舵机调试程序舵机控制信号管脚,为P0.7管脚 系统时钟为24500KHZ/8=3062.5KHZ周期为20ms

    舵机调试程序舵机控制信号管脚,为P0.7管脚 系统时钟为24500KHZ/8=3062.5KHZ周期为20ms,则频率为50HZ,则tmph+tmpl=61250可以保证产生50HZ PWM

    标签: KHZ 3062.5 24500 0.7

    上传时间: 2013-12-14

    上传用户:aix008

  • 设计并调试好一个能产生”梁祝”曲子的音乐发生器

    设计并调试好一个能产生”梁祝”曲子的音乐发生器,并用EDA实验开发系统(拟采用的实验芯片的型号可选Altera的MAX7000系列的 EPM7128 CPLD ,FLEX10K系列的EPF10K10LC84-3 FPGA, ACEX1K系列的 EP1K30 FPGA,Xinlinx 的XC9500系列的XC95108 CPLD,Lattice的ispLSI1000系列的1032E CPLD)进行硬件验证。 设计思路 根据系统提供的时钟源引入一个12MHZ时钟的基准频率,对其进行各种分频系数的分频,产生符合某一音乐的频率,然后再引入4HZ的时钟为音乐的节拍控制,最后通过扬声器放出来。

    标签: 调试 音乐发生器

    上传时间: 2013-12-19

    上传用户:阿四AIR

  • 电子闹钟 clk: 标准时钟信号

    电子闹钟 clk: 标准时钟信号,本例中,其频率为4Hz; clk_1k: 产生闹铃音、报时音的时钟信号,本例中其频率为1024Hz; mode: 功能控制信号; 为0:计时功能; 为1:闹钟功能; 为2:手动校时功能; turn: 接按键,在手动校时功能时,选择是调整小时,还是分钟; 若长时间按住该键,还可使秒信号清零,用于精确调时; change: 接按键,手动调整时,每按一次,计数器加1; 如果长按,则连续快速加1,用于快速调时和定时; hour,min,sec:此三信号分别输出并显示时、分、秒信号, 皆采用BCD 码计数,分别驱动6 个数码管显示时间; alert: 输出到扬声器的信号,用于产生闹铃音和报时音; 闹铃音为持续20 秒的急促的“嘀嘀嘀”音,若按住“change”键, 则可屏蔽该音;整点报时音为“嘀嘀嘀嘀—嘟”四短一长音; LD_alert: 接发光二极管,指示是否设置了闹钟功能; LD_hour: 接发光二极管,指示当前调整的是小时信号; LD_min: 接发光二极管,指示当前调整的是分钟信号

    标签: clk 电子闹钟 标准 时钟信号

    上传时间: 2017-01-02

    上传用户:顶得柱

  • 采用VHDL语言设计一个4通道的数据采集控制模块。系统的功能描述如下: 1.系统主时钟为100 MHz。 2.数据为16位-数据线上连续2次00FF后数据传输开始。 3.系统内部总线宽度为8位。

    采用VHDL语言设计一个4通道的数据采集控制模块。系统的功能描述如下: 1.系统主时钟为100 MHz。 2.数据为16位-数据线上连续2次00FF后数据传输开始。 3.系统内部总线宽度为8位。 4.共有4个通道(ch1、ch2、ch3、ch4),每个通道配备100 Bytes的RAM,当存满数据后停止数据采集并且相应通道的状态位产生报警信号。 5.数据分为8位串行输出,输出时钟由外部数据读取电路给出。 6.具备显示模块驱动功能。由SEL信号设置显示的通道,DISPLAY信号启动所选通道RAM中数值的显示过程。数值顺次显示一遍后显示结束,可以重新设定SEL的值选择下一个通道。模块数据线为8位,显示器件为4个8段LED。 7.数据采集模式如下:单通道采集(由SEL信号选择通道),多通道顺次采集(当前通道采满后转入下一通道),多通道并行采集(每通道依次采集一个数据)。模式由控制信号MODE选择,采集数据的总个数由NUM_COLLECT给出。 8.数据采集过程中不能读取,数据读取过程中不能采集

    标签: VHDL 100 MHz

    上传时间: 2013-12-25

    上传用户:zycidjl

  • 本系统采用AT89C51控制MAX038产生波形的频率范围和类型

    本系统采用AT89C51控制MAX038产生波形的频率范围和类型,并采用输出驱动放大电路,对MAX038输出的波形信号进行放大。同时还设计了时钟复位电路和键盘显示接口。系统中利用AT89C51的功能,设计了频率测量电路,并完成了硬件电路所需要的软件驱动程序。

    标签: 038 89C C51 MAX

    上传时间: 2013-12-28

    上传用户:cylnpy