主时钟为15.36MHz的带选通的8位输出分频器，可得到100Hz,120Hz,1kHz,10kHz的频率
标签： 15.36 MHz 主时钟 8位
上传时间： 2016-11-28
上传用户：lizhen9880
实用的任意时钟分频Verilog代码 可以任意分频的！
标签： Verilog 时钟分频 代码 分频
上传时间： 2016-12-27
上传用户：watch100
利用计数器和分频器设计一个实时的时钟。一共需要1个模24计数器、2个模6计数器、2个模10计数器、一个生成1Hz的分频器和6个数码管解码器。最终用HEX5~HEX4显示小时（0~23），用HEX3~HEX2显示分钟（0~59），用HEX1~HEX0显示秒钟（0~59）。
标签： HEX 计数器 模 1Hz
上传时间： 2014-12-20
上传用户：dbs012280
clk4 时钟分频设计用于FPGA入门设计
标签： clk4 FPGA 时钟 分频设计
上传时间： 2017-04-08
上传用户：qazxsw
三分频程序,对输入的时钟信号进行分频，在此基础上可以进行倍频和分频的转化。
标签： 三分频 程序 时钟信号 分频
上传时间： 2014-01-13
上传用户：hn891122
对输入时钟做除以8的分频和除以4的分频功能
标签： 输入时钟 分频 分频功
上传时间： 2014-01-17
上传用户：kristycreasy
实现对时钟信号的技术分频，程序简单易懂，对于初学VHDL者来说，提供了一个良好的方法。
标签： 时钟信号 分频
上传时间： 2013-12-26
上传用户：asddsd
VERILOG实现无分频时钟，包括测试文件，经过验证可用
标签： VERILOG 分频 时钟
上传时间： 2017-05-19
上传用户：牧羊人8920
VHDL描述的时钟分频电路，用途广...
标签： VHDL 时钟分频 电路
上传时间： 2013-12-15
上传用户：极客
VHDL语言的高频时钟分频模块。一种新的分频器实现方法。
标签： VHDL 语言 分频 模块
上传时间： 2017-07-21
上传用户：cylnpy
