ALLEGRO 约束规则设置步骤（以DDR 为例）
上传时间： 2013-06-28
上传用户：515414293
讲解了在FPGA中时序设计时应该注意的问题，并分享了设计经验
上传时间： 2013-08-06
上传用户：竺羽翎2222
CPLD初始化程序,用于DSP5416与SAA7111A的时序控制初始化.
上传时间： 2013-08-08
上传用户：cc1915
Altera cyclone ep1c6对sram idt71系列的读写时序控制
上传时间： 2013-08-16
上传用户：13681659100
自己课程设计写的程序，用FPGA控制ADC0809的转换时序来完成模/数转换，然后将转换完的数字信号传递给0832
上传时间： 2013-08-30
上传用户：小宝爱考拉
关键词：FPGA 数字电路 时序 时延路径 建立时间 保持时间
上传时间： 2013-08-31
上传用户：梧桐
用CPLD做了个FPGA的FPP下载时序，验证过。
上传时间： 2013-08-31
上传用户：xy@1314
ALLEGRO 约束规则设置步骤（以DDR 为例）,同样为pdf格式方便大家下载使用
上传时间： 2013-09-03
上传用户：jx_wwq
使用单片机模拟I2C时序对24c02进行读写,通过proteus仿真对数据进行分析.\r\n\r\n有仿真图片
上传时间： 2013-09-29
上传用户：lalalal
为了实现时序电路状态验证和故障检测，需要事先设计一个输入测试序列。基于二叉树节点和树枝的特性，建立时序电路状态二叉树，按照电路二叉树节点(状态)与树枝(输入)的层次逻辑关系，可以直观和便捷地设计出时序电路测试序列。用测试序列激励待测电路，可以验证电路是否具有全部预定状态，是否能够实现预定状态转换。
上传时间： 2013-10-19
上传用户：qitiand
