讲解了在FPGA中时序设计时应该注意的问题，并分享了设计经验
标签： FPGA 时序设计
上传时间： 2013-08-06
上传用户：竺羽翎2222
异步FIFO是用来适配不同时钟域之间的相位差和频率飘移的重要模块。本文设计的异步FIFO采用了格雷（GRAY）变换技术和双端口RAM实现了不同时钟域之间的数据无损传输。该结构利用了GRAY变换的特点，使得整个系统可靠性高和抗干扰能力强，系统可以工作在读写时钟频率漂移达到正负300PPM的恶劣环境。并且由于采用了模块化结构，使得系统具有良好的可扩充性。
标签： FIFO GRAY RAM 适配
上传时间： 2013-08-08
上传用户：13817753084
可以显示时、分、秒，可以设置时间，精度要求0.001s ，允许电压： 3.3V\r\n
标签： FPGA 分 源代码
上传时间： 2013-08-15
上传用户：xhz1993
GF_2_m_域乘法器的快速设计及FPGA实现，对于rs编翼码的理解和设计有帮助
标签： FPGA GF 乘法器
上传时间： 2013-08-16
上传用户：tangsiyun
VHDL设计的经验，高人手记，让你在编写VHDL代码时避免不应用的错误和修改错误。
标签： VHDL 经验 代码 编写
上传时间： 2013-08-19
上传用户：sammi
一个很好的对不同FPGA时芯片的选择资料,对你的设计很有帮助
标签： FPGA 芯片
上传时间： 2013-08-20
上传用户：maricle
附件中资料时模拟时钟方面的信息，可用单片机仿真软件仿真。
标签： 附件 模拟 时钟 方面
上传时间： 2013-08-26
上传用户：marten
关键词：FPGA 数字电路 时序 时延路径 建立时间 保持时间
标签： FPGA 数字电路 保持 时序
上传时间： 2013-08-31
上传用户：梧桐
FPGA和CPLD设计时的经验和大家一共分享，开发FPGA时很好的资料
标签： FPGA CPLD 计时 经验
上传时间： 2013-09-01
上传用户：Shaikh
无沦是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操\r\n作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将\r\n导致错误的行为，并且调试困难、花销很大。 在设计PLD/FPGA时通常采用几种时钟类型。时钟可\r\n分为如下四种类型：全局时钟、门控时钟、多级逻辑时钟和波动式时钟。多时钟系统能够包括上\r\n述四种时钟类型的任意组合。
标签： FPGA PLD 时钟
上传时间： 2013-09-04
上传用户：yelong0614
