数据域

rockey2是一种应用比较广泛且使用简单的加密锁。本程序适用于极域电子教室加密锁数据读取并记录成模拟狗所需的形式。稍加修改就能模拟rockey2加密锁了。本程序仅供研究适用

rockey2是一种应用比较广泛且使用简单的加密锁。本程序适用于极域电子教室加密锁数据读取并记录成模拟狗所需的形式。稍加修改就能模拟rockey2加密锁了。本程序仅供研究适用，不得用于非法用途。

标签： rockey2 加密锁模拟程序

上传时间： 2013-12-25

上传用户：vodssv
％BPSK载波调制信号的生成及其频谱分析％输入：数据率/仿真时间/中频载波频率/系统采样率％输出：BPSK信号的时域波形及其频谱

％BPSK载波调制信号的生成及其频谱分析％输入：数据率/仿真时间/中频载波频率/系统采样率％输出：BPSK信号的时域波形及其频谱

标签： BPSK 载波调制信号数据率

上传时间： 2013-12-27

上传用户：WMC_geophy
∥显示数据文件未压缩大小及压缩大小单行文本显示域存储随机生成的数据

∥显示数据文件未压缩大小及压缩大小单行文本显示域存储随机生成的数据

标签： 显示数据文本显示存储数据

上传时间： 2016-08-14

上传用户：czl10052678
地震系统数据分析（加速度、位移、速度）输入信号的时域分析、输入信号时频变换、输出信号的时域分析、输出信号时频变换等

地震系统数据分析（加速度、位移、速度）输入信号的时域分析、输入信号时频变换、输出信号的时域分析、输出信号时频变换等

标签： 变换时域分析时频输入信号

上传时间： 2016-08-29

上传用户：a673761058
FPGA VERILOG 用DCFIFO实现跨时钟域的数据传输

FPGA VERILOG 用DCFIFO实现跨时钟域的数据传输，已验证，直接可用

标签： VERILOG DCFIFO FPGA 时钟域

上传时间： 2014-01-07

上传用户：jichenxi0730
alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 实现高速到低速时钟域的数据传输

alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 实现高速到低速时钟域的数据传输，值得学习。

标签： alteral VERILOG DCFIFO FPGA

上传时间： 2013-12-26

上传用户：lepoke
多时钟域下同步逻辑的RTL代码（包括数据同步器和控制信号万能同步器）

多时钟域下同步逻辑的RTL代码（包括数据同步器和控制信号万能同步器）

标签： RTL 同步器多时钟域代码

上传时间： 2014-01-07

上传用户：924484786
根据所给样本数据用三种不同的方法绘制该公路并估计其长度。分别用线性插值法、最近邻域插值法和三次样条插值法计算公路长度

根据所给样本数据用三种不同的方法绘制该公路并估计其长度。分别用线性插值法、最近邻域插值法和三次样条插值法计算公路长度，并用勾股定理估计公路的长度

标签： 插值长度样本数据

上传时间： 2014-01-12

上传用户：colinal
SQL SERVER: 系统服务器所使用的数据库管理系统（DBMS）。 SQL: 一种用于访问查询数据库的语言事务流：数据进入模块后可能有多种路径进行处理。主键：数据库表中的关键域。值互不相

SQL SERVER: 系统服务器所使用的数据库管理系统（DBMS）。 SQL: 一种用于访问查询数据库的语言事务流：数据进入模块后可能有多种路径进行处理。主键：数据库表中的关键域。值互不相同。外部主键：数据库表中与其他表主键关联的域。 ROLLBACK: 数据库的错误恢复机制。

标签： SQL SERVER DBMS 数据库

上传时间： 2014-08-13

上传用户：ikemada
异步FIFO是用来适配不同时钟域之间的相位差和频率飘移的重要模块。本文设计的异步FIFO采用了格雷（GRAY）变换技术和双端口RAM实现了不同时钟域之间的数据无损传输。该结构利用了GRAY变换的特点

异步FIFO是用来适配不同时钟域之间的相位差和频率飘移的重要模块。本文设计的异步FIFO采用了格雷（GRAY）变换技术和双端口RAM实现了不同时钟域之间的数据无损传输。该结构利用了GRAY变换的特点，使得整个系统可靠性高和抗干扰能力强，系统可以工作在读写时钟频率漂移达到正负300PPM的恶劣环境。并且由于采用了模块化结构，使得系统具有良好的可扩充性。

标签： FIFO GRAY RAM 时钟域

上传时间： 2017-05-27

上传用户：xinzhch