PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF
标签： PLL 数字锁相环 接收 数字
上传时间： 2013-12-31
上传用户：hphh
数字锁相环DPLL实例程序，帮助理解PLL的结构和详细原理
标签： DPLL 数字锁相环 实例程序
上传时间： 2014-08-14
上传用户：saharawalker
数字锁相环DPLL源程序，用cpld编写，展开后文件比较多，大家请耐心使用。谢谢，多多支持
标签： DPLL 数字锁相环 源程序
上传时间： 2013-12-20
上传用户：zl5712176
用verilog语言编写的全数字锁相环的源代码,基于fpga平台
标签： verilog fpga 语言 编写
上传时间： 2015-06-13
上传用户：wanqunsheng
数字锁相环程序，适合于FM、AM开发 数字锁相环程序，适合于FM、AM开发
标签： 数字锁相环 程序
上传时间： 2015-06-20
上传用户：363186
关于数字锁相环的使用，结合FM,AM的使用来说明
标签： 数字锁相环
上传时间： 2013-12-29
上传用户：虫虫虫虫虫虫
全数字锁相环ＶＨＤＬ描述并实现功能仿真，另附有图形说明
标签： 全数字 锁相环 功能仿真
上传时间： 2014-01-13
上传用户：shawvi
直接式数字锁相环频率合成器.用ELANIX公司SYSTEMVIEW运行.
标签： SYSTEMVIEW ELANIX 数字锁相环 频率合成器
上传时间： 2015-07-18
上传用户：妄想演绎师
一种改进的全数字锁相环设计 一种改进的全数字锁相环设计
标签： 全数字 锁相环
上传时间： 2013-12-24
上传用户：stampede
比较好的技术文章《基于VHDL的全数字锁相环的设计》有关键部分的源代码。
标签： VHDL 比较 全数字 分
上传用户：362279997
