通过VERILOG编程，实现FPGA任意整数分频的源代码
上传时间： 2015-09-27
上传用户：ouyangtongze
fpga cpld 常见模块设计，包括基于fpga 的全数字锁向环，基于fpga cpld 的半整数分频器的设计等，很有用
上传时间： 2014-11-06
上传用户：leehom61
蜂鸣器实验 向蜂鸣器发送一定频率的方波可以使蜂鸣器发出相应的音调，该实验通过设计一个状 态机和分频器使蜂鸣器发出“多来咪发梭拉西多”的音调。
上传时间： 2013-12-25
上传用户：athjac
介绍了基于FPGA的多功能计程车计价器的电路设计。该设计采用了可编程逻辑器件FPGA的ASIC设计，并基于超高速硬件描述语言VHDL在Xilinx公司的SpartanⅡ系列的2sc200PQ208-5芯片上编程实现了整个系统的控制部分，整个自动控制系统由四个模块构成：秒分频模块、控制模块、计量模块和译码显示模块。该设计不仅仅实现了显示计程车计费的功能，其多功能表现在它可以通过选择键选择显示计程车累计走的总路程和乘客乘载的时间。计时、计程、计费准确可靠，应用于实际当中有较好的实用价值和较高的可行性
上传时间： 2015-10-24
上传用户：偷心的海盗
用VHDL语言实现数显时钟，devid200.vhd为分频模块，scan.vhd为LED扫描模块，timecount.vhd为计数模块
上传时间： 2013-12-25
上传用户：gtf1207
本程序以XILINX公司的ISE８.２为开发平台，采用VHDL为开发语言，实现了对一个时钟信号分频的功能
上传时间： 2015-11-03
上传用户：Yukiseop
如果不考虑占空比，直接利用计数器来进行分频，则占空比会发生变化。下面程序实现1：1的三分频。
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上传时间： 2015-11-09
上传用户：hn891122
数字锁相环实现源码，有很大的参考价值。 由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成.
上传时间： 2014-01-04
上传用户：zq70996813
占用资源少的verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分频来修改波特率，模式为1个启始位，8位数据位，1个停止位；带1字节缓存；当缓存空时输出空信号
上传时间： 2013-12-28
上传用户：kikye
VHDL是Very High Speed Integrated Circuit Hardware Description Language的缩写， 意思是超高速集成电路硬件描述语言。对于复杂的数字系统的设计，它有独特的作用。它的硬件描述能力强，能轻易的描述出硬件的结构和功能。这种语言的应用至少意味着两种重大的改变：电路的设计竟然可以通过文字描述的方式完成；电子电路可以当作文件一样来存储。随着现代技术的发展，这种语言的效益与作用日益明显，每年均能够以超过30％的速度快速成长。 这次毕业设计的内容是在简要介绍了VHDL语言的一些基本语法和概念后，进一步应用VHDL，在MAX+plusII 的环境下设计一个电子钟，最后通过仿真出时序图实现预定功能。电子钟的时间显示用到了七段数码管(或称七段显示器)的电路设计，内部的时间控制输出则用到了各种设计，包括：加法计数器，扫描电路，控制秒、分、时的分频电路，各种数制的转换。
标签： Description Integrated Hardware Language
上传时间： 2016-03-08
上传用户：hwl453472107
