定点乘法器

vhdl语言的100个例子 VHDL语言100例第1例带控制端口的加法器第2例无控制端口的加法器第3例乘法器第4例比较器第5例二路选择器第6例寄存器第7例移

vhdl语言的100个例子 VHDL语言100例第1例带控制端口的加法器第2例无控制端口的加法器第3例乘法器第4例比较器第5例二路选择器第6例寄存器第7例移位寄存器第8例综合单元库第9例七值逻辑与基本数据类型第10例函数

标签： 100 vhdl VHDL 语言

上传时间： 2013-12-13

上传用户：古谷仁美
基于CPLD/FPGA的十六位乘法器的VHDL实现

基于CPLD/FPGA的十六位乘法器的VHDL实现

标签： CPLD FPGA VHDL 十六位

上传时间： 2013-12-16

上传用户：qq1604324866
18bit的booth乘法器采用booth2编码 Wallace压缩树以及超前进位结合进位选择的36bit高性能加法器

18bit的booth乘法器采用booth2编码 Wallace压缩树以及超前进位结合进位选择的36bit高性能加法器

标签： bit Wallace booth2 booth

上传时间： 2017-01-13

上传用户：firstbyte
VHDL乘法器四输入四输出的代码设计

VHDL乘法器四输入四输出的代码设计

标签： VHDL 乘法器输入代码设计

上传时间： 2017-01-14

上传用户：jyycc
其乘法器原理是：乘法通过逐项移位相加原理来实现

其乘法器原理是：乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位

标签： 乘法器乘法移位

上传时间： 2013-12-24

上传用户：大融融rr
RS(204,188)译码器的设计异步FIFO设计伪随即序列应用设计 CORDIC数字计算机的设计 CIC的设计除法器的设计加罗华域的乘法器设计

RS(204,188)译码器的设计异步FIFO设计伪随即序列应用设计 CORDIC数字计算机的设计 CIC的设计除法器的设计加罗华域的乘法器设计

标签： CORDIC FIFO 204 188

上传时间： 2017-01-24

上传用户：缥缈
VHDL：用状态机的方法实现一个8位乘法器

VHDL：用状态机的方法实现一个8位乘法器

标签： VHDL 8位状态乘法器

上传时间： 2017-01-25

上传用户：cccole0605
由verilog编写的乘法器

由verilog编写的乘法器，通过两个文件的调用实现。由于子模块的调用使得程序简化了许多。

标签： verilog 编写乘法器

上传时间： 2014-08-29

上传用户：luopoguixiong
用xilinx写的vhdl乘法器。是二进制的两位乘法器。里面含有代码和电路图。

用xilinx写的vhdl乘法器。是二进制的两位乘法器。里面含有代码和电路图。

标签： xilinx vhdl 乘法器二进制

上传时间： 2014-01-10

上传用户：xiaoyunyun
纯组合逻辑构成的乘法器虽然工作速度比较快

纯组合逻辑构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器，基于PLD器件外接ROM九九表的乘法器则无法构成单片系统，也不实用。这里介绍由八位加法器构成的以时序逻辑方式设计的八位乘法器，具有一定的实用价值，而且由FPGA构成实验系统后，可以很容易的用ASIC大型集成芯片来完成，性价比高，可操作性强。

标签： 组合逻辑乘法器比较速度

上传时间： 2017-02-03

上传用户：xzt