32位元2進位SIGNED乘法器32位元SIGNED乘法器
标签： SIGNED 乘法器
上传时间： 2013-12-17
上传用户：皇族传媒
这是我用verilog hdl语言写的浮点乘法器,用的是基4的booth算法,对于部分积使用了5-2压缩和3-2压缩,欢迎大家指点,也欢迎大家把它改成流水线以提高速度.
标签： verilog booth hdl 家
上传时间： 2013-11-29
上传用户：jjj0202
用VHDL写的4*4乘法器，学习VHDL语言的可以
标签： VHDL 乘法器
上传时间： 2014-11-24
上传用户：JasonC
精通verilog HDL语言编程源码之2--常用乘法器设计
标签： verilog HDL 语言编程 源码
上传时间： 2014-11-28
上传用户：赵云兴
精通verilog HDL语言编程源码之3--伽罗华域乘法器设计
上传时间： 2013-12-18
上传用户：youke111
此程序为32-bit乘法器，另附有VHDL测试程序
标签： bit 32 程序 乘法器
上传时间： 2014-01-17
上传用户：1583060504
乘法器 verilog CPLD EPM1270 源代码
标签： verilog CPLD 1270 EPM
上传时间： 2016-11-24
上传用户：牛布牛
32位高性能浮点乘法器芯片设计研究.pdf
标签： 性能 乘法器 浮点
上传时间： 2016-12-08
上传用户：hjshhyy
复乘法器的FPGA实现， 希望对初学者有帮助
标签： FPGA 乘法器
上传时间： 2016-12-09
上传用户：Pzj
verilog 写的两种方式的乘法器 不错!
标签： verilog 方式 乘法器
上传时间： 2016-12-12
上传用户：一诺88
