多时钟域

VERILOG实现多时钟,可以应用于流水线.输入CLK,输出CLK1,CLK2,CLK3

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标签： CLK VERILOG 多时钟应用于

上传时间： 2016-01-26

上传用户：wangchong
verilog语言描述多时钟方法！！！强力推荐。

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标签： verilog 语言多时钟

上传时间： 2016-01-27

上传用户：1583060504
大型设计中FPGA的多时钟设计策略

大型设计中FPGA的多时钟设计策略，使用atmel

标签： FPGA 大型多时钟策略

上传时间： 2016-02-03

上传用户：851197153
FPGA VERILOG 用DCFIFO实现跨时钟域的数据传输

FPGA VERILOG 用DCFIFO实现跨时钟域的数据传输，已验证，直接可用

标签： VERILOG DCFIFO FPGA 时钟域

上传时间： 2014-01-07

上传用户：jichenxi0730
alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 实现高速到低速时钟域的数据传输

alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 实现高速到低速时钟域的数据传输，值得学习。

标签： alteral VERILOG DCFIFO FPGA

上传时间： 2013-12-26

上传用户：lepoke
大型设计中FPGA的多时钟设计策略,希望有需要的人喜欢

大型设计中FPGA的多时钟设计策略,希望有需要的人喜欢

标签： FPGA 大型多时钟策略

上传时间： 2016-11-16

上传用户：气温达上千万的
一种将异步时钟域转换成同步时钟域的方法

一种将异步时钟域转换成同步时钟域的方法，可节省资源，避免格雷码转换。

标签： 异步时钟转换成时钟域

上传时间： 2016-12-07

上传用户：csgcd001
异步FIFO是用来适配不同时钟域之间的相位差和频率飘移的重要模块。本文设计的异步FIFO采用了格雷（GRAY）变换技术和双端口RAM实现了不同时钟域之间的数据无损传输。该结构利用了GRAY变换的特点

异步FIFO是用来适配不同时钟域之间的相位差和频率飘移的重要模块。本文设计的异步FIFO采用了格雷（GRAY）变换技术和双端口RAM实现了不同时钟域之间的数据无损传输。该结构利用了GRAY变换的特点，使得整个系统可靠性高和抗干扰能力强，系统可以工作在读写时钟频率漂移达到正负300PPM的恶劣环境。并且由于采用了模块化结构，使得系统具有良好的可扩充性。

标签： FIFO GRAY RAM 时钟域

上传时间： 2017-05-27

上传用户：xinzhch
多邻域粗糙集

多邻域粗糙集最特征值进行属性约简matlab代码实现

标签： 粗糙集

上传时间： 2019-01-23

上传用户：chegnbeixu
只有最初级的逻辑电路才使用单一的时钟。大多数与数据传输相关的应用都有与生俱来的挑战

只有最初级的逻辑电路才使用单一的时钟。大多数与数据传输相关的应用都有与生俱来的挑战，即跨越多个时钟域的数据移动，本文将介绍怎样在同步设计中处理异步信号

标签： 逻辑电路时钟数据传输

上传时间： 2016-08-22

上传用户：yyq123456789