分频功

VERILOG实现无分频时钟

VERILOG实现无分频时钟，包括测试文件，经过验证可用

标签： VERILOG 分频时钟

上传时间： 2017-05-19

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参数化分频器

参数化分频器，以5为例，能很方便的扩展到参数N

标签： 参数分频器

上传时间： 2017-05-25

上传用户：libenshu01
半整数分频器的实现（verilog）

半整数分频器的实现（verilog），本文以6.5分频为例！很实用的！

标签： verilog 整数分频器

上传时间： 2014-08-20

上传用户：pompey
VHDL描述的时钟分频电路

VHDL描述的时钟分频电路，用途广...

标签： VHDL 时钟分频电路

上传时间： 2013-12-15

上传用户：极客
此为EDA设计的分频器模块。可以实现三种不同的频率信号

此为EDA设计的分频器模块。可以实现三种不同的频率信号，可以通过使用者自由设置频率大小

标签： EDA 分频器模块频率信号

上传时间： 2013-12-22

上传用户：671145514
标签： Verilog 分频器 N倍奇数分频器.(Verilog) N_odd_divider.v / Verilog module N_odd_divider (

标签： Verilog 分频器 N倍奇数分频器.(Verilog) N_odd_divider.v / Verilog module N_odd_divider (

标签： Verilog N_odd_divider module 分频器

上传时间： 2014-01-12

上传用户：nanxia
分频器的vhdl描述

分频器的vhdl描述，在源代码中完成对时钟信号CLK的2分频,4分频,8分频,16分频

标签： vhdl 分频器

上传时间： 2014-01-16

上传用户：奇奇奔奔
VHDL 的一个流水灯程序开发平台Quartusii 使用的延时方法为分频思想

VHDL 的一个流水灯程序开发平台Quartusii 使用的延时方法为分频思想

标签： Quartusii VHDL 流水灯开发平台

上传时间： 2017-06-12

上传用户：D&L37
关于基数分频技巧设计,基于VHDL语言,对实际设计有帮助

关于基数分频技巧设计,基于VHDL语言,对实际设计有帮助

标签： VHDL 分频语言

上传时间： 2017-06-13

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数控分频器的输出信号频率为输入数据的函数。用传统的方法设计,其设计过程和电路都比较复杂,且设计成果的可修改性和可移植性都较差。基于VHDL 的数控分频器设计,整个过程简单、快捷,极易修改,可移植性

数控分频器的输出信号频率为输入数据的函数。用传统的方法设计,其设计过程和电路都比较复杂,且设计成果的可修改性和可移植性都较差。基于VHDL 的数控分频器设计,整个过程简单、快捷,极易修改,可移植性强。他可利用并行预置数的加法计数器和减法计数器实现。广泛应用于电子仪器、乐器等数字电子系统中。

标签： VHDL 数控分频器修改

上传时间： 2014-11-29

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