对外部输入的高频脉冲信号进行分频，应用于FPGA/CPLD .
标签： 输入 脉冲信号 分频 高频
上传时间： 2017-01-17
上传用户：exxxds
这是我在ISP编程实验中独立编写的一个采用行为描述方式实现的分频器，通过两个并行进程对输入信号CLK进行8分频，占空比为1:7
标签： ISP 编程实验 独立 方式
上传时间： 2017-01-19
上传用户：xiaohuanhuan
此程序实现的是任意进制的分频 进制的输入是任意选择的
标签： 进制 程序 分频 输入
上传时间： 2017-01-25
上传用户：稀世之宝039
基于FPGA的分频器,可以根据更改参数,实现不同倍数的分频.
标签： FPGA 分频器 分频 参数
上传时间： 2014-11-18
上传用户：songnanhua
很精典的一个分频程序，里面不但可以调节频率的大小，还可以调节脉宽，脉频，欢迎大家下载。
标签： 分频 程序
上传时间： 2014-01-26
上传用户：13188549192
verilog语言 实现5分频程序
标签： verilog 语言 分频 程序
上传时间： 2013-12-24
上传用户：851197153
在VHDL下实现锁相环的源码和说明文档.通常用于分频或倍频时进行相位锁定.
标签： VHDL 锁相环 源码 文档
上传时间： 2013-12-07
上传用户：hzy5825468
奇数分频:2.2倍分频,其他任意奇数倍的分频可扩展得到.
标签： 分频 2.2 扩展
上传时间： 2017-02-17
上传用户：hfmm633
利用计数器和分频器设计一个实时的时钟。一共需要1个模24计数器、2个模6计数器、2个模10计数器、一个生成1Hz的分频器和6个数码管解码器。最终用HEX5~HEX4显示小时（0~23），用HEX3~HEX2显示分钟（0~59），用HEX1~HEX0显示秒钟（0~59）。
标签： HEX 计数器 模 1Hz
上传时间： 2014-12-20
上传用户：dbs012280
用VHDL写的一个5/8分频器,希望对刚学习VHDL的朋友有帮助
标签： VHDL 分频器
上传时间： 2014-01-12
上传用户：佳期如梦
