应用VHDL语言将高稳晶振分频得到1pps，使用GPS的1pps信号作为触发
上传时间： 2016-10-15
上传用户：lo25643
偶数分频，包括验证程序，verilog实现，可综合
标签： 分频
上传时间： 2014-01-03
上传用户：diets
片机电子钟的计时脉冲基准是由外部晶振的频率经过12分频后提供，采用内部的定时/计数器来实现计时功能。所以，外接晶振频率精确度直接影响电子钟计时的准确性。
上传时间： 2014-01-20
上传用户：13517191407
verilog写的分频程序,可以对输入的频率分频
上传时间： 2016-11-01
上传用户：wfeel
任意基数分频VERILOG代码，经过了编译，可以修改数字改变分频。
上传时间： 2016-11-05
上传用户：stampede
VHDL产生时钟50分频程序，供初学者参考
上传时间： 2016-11-09
上传用户：watch100
一个ＤＤＳ前端的串口通讯编程的程序。可以实现分频和指定步进的计数。计到终点值就锁定频率。
上传时间： 2014-01-18
上传用户：努力努力再努力
比较好的分频代码，我自己写的，已调试成功
上传时间： 2016-11-13
上传用户：stvnash
此程序是用硬件描述语言VHDL编写的分频程序，实现了不同的频率输入。
上传时间： 2016-11-15
上传用户：talenthn
有实验结果,用MOSIN6编写的,是Verilog HDL语言实现的. 练习三 利用条件语句实现计数分频时序电路 实验目的： 1. 掌握条件语句在简单时序模块设计中的使用； 2. 学习在Verilog模块中应用计数器； 3. 学习测试模块的编写、综合和不同层次的仿真。 练习四 阻塞赋值与非阻塞赋值的区别 实验目的： 1． 通过实验，掌握阻塞赋值与非阻塞赋值的概念和区别； 2． 了解阻塞赋值与非阻塞赋值的不同使用场合； 3． 学习测试模块的编写、综合和不同层次的仿真。
上传时间： 2016-11-19
上传用户：mhp0114
