Verilog HDL语言编写的5分频电路。采用两路时钟相逻辑作用产生。
上传时间： 2015-07-18
上传用户：yulg
用VB与数据库相连接实现中 文分词的程序，采用了正向 最大匹配算法。
上传时间： 2015-10-31
上传用户：lixinxiang
DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低.
标签： signal_out signal_in DPLL 模
上传时间： 2013-12-26
上传用户：希酱大魔王
关于在FPGA或CPLD锁相环PLL原理与应用,介绍用FPGA的分频技术.
上传时间： 2016-05-12
上传用户：edisonfather
FPGA弹弓无线呼叫系统分发射和接收两大部分。发射部分采用锁相环式频率合成器技术
上传时间： 2016-05-29
上传用户：youmo81
分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。
上传时间： 2016-06-14
上传用户：wpwpwlxwlx
MB1504锁相环芯片的51单片机驱动程序,可以根据需要修改合适的分频值来完成频率合成配置.
上传时间： 2013-12-14
上传用户：skfreeman
研究了利用混沌相变进行弱信号检测的理论及仿真试验( 对基于) 振子初值敏感性检测弱信号的方法分 析后指出，过渡过程会影响检测性能，提出一种改进的弱信号检测方法( 对仿真输入噪声生成和仿真步长选择进行 研究后建立了仿真模型，在典型噪声背景下检测弱正弦信号( 实验结果表明：所提出的方法有较好检测性能；混沌 临界态的 系统对噪声敏感导致相变方法难以精确确定最小检测幅值( 指出了这类方法的局限性
上传时间： 2014-01-09
上传用户：lingzhichao
研究了利用混沌相变进行弱信号检测的理论及仿真试验( 对基于) 振子初值敏感性检测弱信号的方法分 析后指出，过渡过程会影响检测性能，提出一种改进的弱信号检测方法( 对仿真输入噪声生成和仿真步长选择进行 研究后建立了仿真模型，在典型噪声背景下检测弱正弦信号( 实验结果表明：所提出的方法有较好检测性能；混沌 临界态的 系统对噪声敏感导致相变方法难以精确确定最小检测
上传时间： 2014-02-18
上传用户：a673761058
研究了利用混沌相变进行弱信号检测的理论及仿真试验( 对基于)振子初值敏感性检测弱信号的方法分 析后指出，过渡过程会影响检测性能，提出一种改进的弱信号检测方法( 对仿真输入噪声生成和仿真步长选择进行 研究后建立了仿真模型，在典型噪声背景下检测弱正弦信号( 实验结
上传时间： 2016-08-26
上传用户：haoxiyizhong
