交织器 vhdl

基于eda中vhdl语言的一位全加器的设计

基于eda中vhdl语言的一位全加器的设计，详细的设计过程和实验现象，相互学习

标签： vhdl eda 语言全加器

上传时间： 2014-01-15

上传用户：baiom
8051的IP,采用VHDL语言描述,支持intel的HEX格式,包括中断,定时器等.

8051的IP,采用VHDL语言描述,支持intel的HEX格式,包括中断,定时器等.

标签： intel 8051 VHDL HEX

上传时间： 2016-12-23

上传用户：1079836864
移位寄存器和9人表决器电路的VHDL设计方案

移位寄存器和9人表决器电路的VHDL设计方案

标签： VHDL 移位寄存器电路表决器

上传时间： 2014-01-10

上传用户：wangzhen1990
本文为用vhdl语言编写的38译码器

本文为用vhdl语言编写的38译码器，为doc格式，请先复制到相应软件例如maxplus中再使用。

标签： vhdl 语言编写译码器

上传时间： 2013-12-21

上传用户：思琦琦
用VHDL语言设计维特比解码器是VHDL原代码用ModelSim XE III 6.3c软件实现仿真

用VHDL语言设计维特比解码器是VHDL原代码用ModelSim XE III 6.3c软件实现仿真

标签： VHDL ModelSim III 6.3

上传时间： 2013-12-09

上传用户：qiao8960
此程序是用VHDL硬件描述语言编写的,实现四位全加器的功能

此程序是用VHDL硬件描述语言编写的,实现四位全加器的功能

标签： VHDL 程序硬件描述语言全加器

上传时间： 2017-01-07

上传用户：天诚24
vhdl语言的100个例子 VHDL语言100例第1例带控制端口的加法器第2例无控制端口的加法器第3例乘法器第4例比较器第5例二路选择器第6例寄存器第7例移

vhdl语言的100个例子 VHDL语言100例第1例带控制端口的加法器第2例无控制端口的加法器第3例乘法器第4例比较器第5例二路选择器第6例寄存器第7例移位寄存器第8例综合单元库第9例七值逻辑与基本数据类型第10例函数

标签： 100 vhdl VHDL 语言

上传时间： 2013-12-13

上传用户：古谷仁美
采用VHDL语言编写的二-十进制编码器

采用VHDL语言编写的二-十进制编码器，在MAX+plus软件上实现，其中包括演示截图。

标签： VHDL 语言编写十进制

上传时间： 2017-01-11

上传用户：sssl
采用VHDL语言编写8线-3线优先编码器

采用VHDL语言编写8线-3线优先编码器，在MAX+plus软件下实现。

标签： VHDL 语言编写编码器

上传时间： 2017-01-11

上传用户：yan2267246
1位全加器的vhdl设计通过两个半加起实现

1位全加器的vhdl设计通过两个半加起实现

标签： vhdl 全加器

上传时间： 2017-01-12

上传用户：徐孺