VHDL分频器，利用分频比较错法，要实现K=324/28=8.3571428571...的分频周期为28，18个8分频和10个9分频循环，所以设一个０到２7的循环计数器，每当1、4、7、10、13、16、19、22、27时进行9分频，其他时为8分频；为使占空比尽量接近50％，需要在每一个8或9分频中设定一下输出几个时钟的0和1。
标签： VHDL 分频器
上传时间： 2013-11-29
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用vhdl实现的分频器，可产生任意对主时钟的分频，从而是实现不同频率pwm的控制
标签： vhdl 分频器
上传时间： 2016-06-01
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3－8 VHDL 译码器 请
标签： VHDL 译码器
上传时间： 2014-01-22
上传用户：集美慧
VHDL实现四位全加器，适合初学者，源程序下载
标签： VHDL 全加器
上传时间： 2013-12-30
上传用户：xsnjzljj
VHDL的44个实例 包括:8位相等比较器、步进电机控制器、移位寄存器等
标签： VHDL 8位 比较器 步进电机
上传时间： 2013-12-13
上传用户：lizhen9880
vhdl的伪随机序列发射器程序，已经过仿真，仿真正确且能够成功应用
标签： vhdl 伪随机序列 发射器 程序
上传时间： 2016-06-12
上传用户：牛布牛
在EDA的MAX+PLUS II开发环境下用VHDL编写的全加器
标签： PLUS VHDL EDA MAX
上传时间： 2016-06-14
上传用户：tzl1975
用VHDL编写的一个出租车计费器，起步6元计2公里，此后每半公里计0.8元，停车等待每2.5分计0.8元。通过仿真，但未下载到CPLD测试
标签： VHDL 编写 出租车计费器
上传时间： 2016-06-18
上传用户：asddsd
基于VHDL高级综合的水下航行器自控系统集成设计研究，资料详尽，有全套源码，绝对真实！
标签： VHDL 自控系统 集成设计
上传时间： 2014-01-10
上传用户：asasasas
双向控制全加器的VHDL实现 内含ISE工程文件
标签： VHDL ISE 控制 全加器
上传用户：cjl42111
