用1位半减器构成一位全减器，之后再构成8位全减器。有三个组件：h_suber，一位半减器，f_suber，一位全减器，f_suber8，8位全减器。
标签： 半减器 减
上传时间： 2016-06-30
上传用户：mpquest
EDA 全减器 包括半减器
标签： EDA 减 半减器
上传时间： 2014-10-10
上传用户：561596
用VHDL结构描述设计一全减器，全减器可由两个半减器和一个或门组成。
标签： VHDL 减
上传时间： 2013-12-22
上传用户：思琦琦
四位二进制计数器与半加器
标签： 二进制 计数器 半加器
上传时间： 2013-12-24
上传用户：来茴
vhdl基于半加器的全加器描述及仿真
标签： vhdl 半加器 全加器 仿真
上传时间： 2014-11-25
上传用户：zycidjl
该程序实现的N位全减器，首先实现一位的减法器，之后实现N位全减器。
标签： 程序 减
上传时间： 2015-04-18
上传用户：moerwang
一位全减器的ＶＨＤＬ的设计报告，里面包含完整的程序
标签： 减 报告
上传时间： 2015-07-23
上传用户：黄华强
用VHDL设计一个4位二进制并行半加器，要求将被加数、加数和加法运算和用动态扫描的方式共阴数码管一同时显示出
标签： VHDL 二进制 并行 半加器
上传时间： 2014-11-24
上传用户：haohaoxuexi
本文件包是在MAX+plus II 软件环境下实现半加器的逻辑功能
标签： plus MAX II 软件环境
上传时间： 2014-01-15
上传用户：磊子226
全加器,有半加器和或门组成.元件例化语句.
标签： 全加器 元件 半加器 或门
上传时间： 2013-12-27
上传用户：13188549192
