实现了二进制卷积码的viterbi硬判，软判，以及穿孔卷积码
上传时间： 2017-07-22
上传用户：SimonQQ
卷积码编码器，对二进制向量进行编码，希望对大家有帮助
上传时间： 2015-11-21
上传用户：D&L37
EDA卷积码编解码器实现技术针对某扩频通信系统数据纠错编码的需要, 构造并分析了(2 , 1 , 6) 卷积码编解码器的基本工作原理, 提出了基于MAX +
上传时间： 2013-07-18
上传用户：ynwbosss
数字信息在有噪声的信道中传输时，受到噪声的影响，误码总是不可避免的。根据香农信息理论，只要使Es/N0足够大，就可以达到任意小的误码率。采用差错控制编码，即信道编码技术，可以在一定的Es/N0条件下有效地降低误码率。按照对信息元处理方式不同，信道编码分为分组码与卷积码两类。卷积码的k0和n0较小，实现最佳译码与准最佳译码更加容易。卷积码运用广泛，被ITU选入第三代移动通信系统，作为包括WCDMA，CDMA2000和TD-SCDMA在内的信道编码的标准方案。 本文研究了CDMA2000业务通道中的帧结构，对CDMA2000系统中的卷积码特性及维特比译码的性能限进行了分析，并基于MATLAB平台做了相应的译码性能仿真。我们设计了一种可用于CDMA2000通信系统的通用、高速维特比译码器。该译码器在设计上具有以下创新之处：(1)采用通用码表结构，支持可变码率；帧控制模块和频率控制器模块的设计中采用计数器、定时器等器件实现了可变帧长、可变数据速率的数据帧处理方式。(2)结合流水线结构思想，利用四个ACS模块并行运行，加快数据处理速度；在ACS模块中，将路径度量值存贮器的存储结构进行优化，防止数据读写的阻塞，缩短存储器读写时间，使译码器的处理速度更快。(3)为了防止路径度量值和幸存路径长度的溢出，提出了保护处理策略。我们还将设计结果在APEXEP20K30E芯片上进行了硬件实现。该译码器芯片具有可变的码率和帧长处理能力，可以运行于40MHZ系统时钟下，内部最高译码速度可达625kbps。本文所提出的维特比译码器硬件结构具有很强的通用性和高速性，可以方便地应用于CDMA2000移动通信系统。
上传时间： 2013-06-24
上传用户：lingduhanya
本文在阐述卷积码编解码器基本工作原理的基础上，提出了在MAX+PlusⅡ开发平台上基于VHDL语言设计（2，1，6）卷积码编解码器的方法。
上传时间： 2013-06-16
上传用户：zfh920401
卷积码编码和维特比解码 当K为7 时 供大家参考Convolutional encoding and Viterbi decoding with k 7 rate 1 2
标签： Convolutional encoding decoding Viterbi
上传时间： 2013-12-22
上传用户：zjf3110
卷积码的C源程序，包括编码器和译码器。 还有一个是循环荣誉校验的vhdl]源码。
上传时间： 2015-04-15
上传用户：qq21508895
用VHDL实现卷积码编码，该码为（2.1.3）型卷积码。
上传时间： 2015-05-06
上传用户：Thuan
使用该VHDL在仿真软件中实现RSC(递归系统卷积)码的编码以及解码硬件仿真
上传时间： 2013-12-16
上传用户：xuanchangri
压缩包内为本人写的(2,1,3)卷积码编码器和维特比(viterbi)译码器.编码器和译码器分别封装在一个类中,每个类的方法和变量均有注解
上传时间： 2014-11-28
上传用户：xieguodong1234
