乘法器设计

在精密乘法器设计中采用AD630整流放大器

在精密乘法器设计中采用AD630整流放大器:

标签： 630 AD 精密 乘法器设计

上传时间： 2013-07-10

上传用户：zhyiroy
定点乘法器设计(中文)

　定点乘法器设计(中文) 　运算符：　　+ 对其两边的数据作加法操作; A + B 　　- 从左边的数据中减去右边的数据; A - B 　　- 对跟在其后的数据作取补操作，即用0减去跟在其后的数据; - B 　　* 对其两边的数据作乘法操作; A * B 　　& 对其两边的数据按位作与操作; A & B 　　# 对其两边的数据按位作或操作; A # B 　　@ 对其两边的数据按位作异或操作; A @ B 　　~ 对跟在其后的数据作按位取反操作; ~ B 　　<< 以右边的数据为移位量将左边的数据左移; A << B 　　$ 将其两边的数据按从左至右顺序拼接; A $ B

标签： 定点 乘法器设计

上传时间： 2013-12-17

上传用户：trepb001
基于FPGA 的单精度浮点数乘法器设计

设计了一个基于FPGA的单精度浮点数乘法器.设计中采用改进的带偏移量的冗余Booth3算法和跳跃式Wallace树型结构,并提出对Wallace树产生的2个伪和采用部分相加的方式,提高了乘法器的运算速度;加入对特殊值的处理模块,完善了乘法器的功能.本设计在Altera DE2开发板上进行了验证.

标签： FPGA 精度浮点数 乘法器设计

上传时间： 2013-10-09

上传用户：xjy441694216
基于FPGA 的单精度浮点数乘法器设计

设计了一个基于FPGA的单精度浮点数乘法器.设计中采用改进的带偏移量的冗余Booth3算法和跳跃式Wallace树型结构,并提出对Wallace树产生的2个伪和采用部分相加的方式,提高了乘法器的运算速度;加入对特殊值的处理模块,完善了乘法器的功能.本设计在Altera DE2开发板上进行了验证.

标签： FPGA 精度浮点数 乘法器设计

上传时间： 2013-10-13

上传用户：yl1140vista
精通verilog HDL语言编程源码之2--常用乘法器设计

精通verilog HDL语言编程源码之2--常用乘法器设计

标签： verilog HDL 语言编程源码

上传时间： 2014-11-28

上传用户：赵云兴
精通verilog HDL语言编程源码之3--伽罗华域乘法器设计

精通verilog HDL语言编程源码之3--伽罗华域乘法器设计

标签： verilog HDL 语言编程源码

上传时间： 2013-12-18

上传用户：youke111
Verilog hdl语言常用乘法器设计

Verilog hdl语言常用乘法器设计，可使用modelsim进行仿真

标签： Verilog hdl 语言 乘法器设计

上传时间： 2017-01-02

上传用户：lunshaomo
Verilog hdl语言伽罗华域GF（q）乘法器设计

Verilog hdl语言伽罗华域GF（q）乘法器设计，可使用modelsim进行仿真

标签： Verilog hdl 语言 乘法器设计

上传时间： 2013-12-27

上传用户：ls530720646
RS(204,188)译码器的设计异步FIFO设计伪随即序列应用设计 CORDIC数字计算机的设计 CIC的设计除法器的设计加罗华域的乘法器设计

RS(204,188)译码器的设计异步FIFO设计伪随即序列应用设计 CORDIC数字计算机的设计 CIC的设计除法器的设计加罗华域的乘法器设计

标签： CORDIC FIFO 204 188

上传时间： 2017-01-24

上传用户：缥缈
用VHDL语言仿真乘法器设计。能够实现一般乘法运算。

用VHDL语言仿真乘法器设计。能够实现一般乘法运算。

标签： VHDL 语言仿真 乘法器设计

上传时间： 2017-07-18

上传用户：xuanchangri

乘法器设计

在精密乘法器设计中采用AD630整流放大器

定点乘法器设计(中文)

基于FPGA 的单精度浮点数乘法器设计

基于FPGA 的单精度浮点数乘法器设计

精通verilog HDL语言编程源码之2--常用乘法器设计

精通verilog HDL语言编程源码之3--伽罗华域乘法器设计

Verilog hdl语言常用乘法器设计

Verilog hdl语言伽罗华域GF（q）乘法器设计

RS(204,188)译码器的设计异步FIFO设计伪随即序列应用设计 CORDIC数字计算机的设计 CIC的设计除法器的设计加罗华域的乘法器设计

用VHDL语言仿真乘法器设计。能够实现一般乘法运算。