一个用vhdl编程的软件可以学习一下。这个软件很不错
标签: xilinx ISE设计开发套件
上传时间: 2015-05-25
上传用户:impossiblexu
包括xilinx virtex6开发板的原语介绍,端口说明,使用方法等,利于开发设计
标签: virtex6_hdl RAM
上传时间: 2016-09-20
上传用户:ljcg100
赛灵思 FPGA 设计时序:作为赛灵思用户论坛的定期访客(见 http://forums.xilinx.com),我注意到新用 户往往对时序收敛以及如何使用时序约束 来达到时序收敛感到困惑。为帮助 FPGA 设计新手实现时序收敛,让我们来深入了 解时序约束以及如何利用时序约束实现 FPGA 设计的最优结果。
上传时间: 2016-12-14
上传用户:bigbibby
FGPA设计教程经典 XILINX设计教程
标签: cn_XILINX eetop 14.5 ISE 设计教程
上传时间: 2017-04-26
上传用户:lijian0714
virtex ultra scale plus 16nm vcu 188 board user guide. For high speed and ultra scale design prototype.
上传时间: 2017-05-16
上传用户:hewangfeng
Xilinx 7代FPGA系列引脚信息描述
标签: 7Series_Pkg_Pinout Xilinx_ug 475
上传时间: 2017-05-24
上传用户:wujie941119
xilinx zc7020 开发板 设计文档
上传时间: 2017-08-24
上传用户:nonghero
EGO1 是依元素科技基于 Xilinx Artix-7 FPGA 研发的便携式数模混合基础教 学平台。EGO1 配备的 FPGA (XC7A35T-1CSG324C)具有大容量高性能等特点, 能实现较复杂的数字逻辑设计;在 FPGA 内可以构建 MicroBlaze 处理器系统, 可进行 SoC 设计。该平台拥有丰富的外设,以及灵活的通用扩展接口。
上传时间: 2017-10-14
上传用户:wlwl
华为的FPGA高级技巧xilinx
上传时间: 2018-04-15
上传用户:MagicJ
本文主要介绍如何在Vivado设计套件中进行时序约束,原文出自Xilinx中文社区。 Vivado软件相比于ISE的一大转变就是约束文件,ISE软件支持的是UCF(User Constraints File),而Vivado软件转换到了XDC(Xilinx Design Constraints)。XDC主要基于SDC(Synopsys Design Constraints)标准,另外集成了Xilinx的一些约束标准,可以说这一转变是Xilinx向业界标准的靠拢。Altera从TimeQuest开始就一直使用SDC标准,这一改变,相信对于很多工程师来说是好事,两个平台之间的转换会更加容易些。
上传时间: 2018-07-13
上传用户:yalsim