testbench-XILINX

Interface 8051 to Coolrunner CPLD(Xilinx App)

Interface 8051 to Coolrunner CPLD(Xilinx App)

标签： Coolrunner Interface Xilinx 8051

上传时间： 2013-09-05

上传用户：bcjtao
Xilinx FPGA设计进阶(提高篇）

Xilinx FPGA设计进阶(提高篇）

标签： Xilinx FPGA 进阶

上传时间： 2013-09-05

上传用户：fdfadfs
Writing Efficient Testbenches

本文讨论了如何设计有效的testbench，适合刚接触testbench不久的用户阅读提高（xilinx公司编写）

标签： Testbenches Efficient Writing

上传时间： 2013-10-18

上传用户：xiaodu1124
Xilinx UltraScale：为您未来架构而打造的新一代架构

　　Xilinx UltraScale™ 架构针对要求最严苛的应用，提供了前所未有的ASIC级的系统级集成和容量。　　UltraScale架构是业界首次在All Programmable架构中应用最先进的ASIC架构优化。该架构能从20nm平面FET结构扩展至16nm鳍式FET晶体管技术甚至更高的技术，同时还能从单芯片扩展到3D IC。借助Xilinx Vivado®设计套件的分析型协同优化，UltraScale架构可以提供海量数据的路由功能，同时还能智能地解决先进工艺节点上的头号系统性能瓶颈。这种协同设计可以在不降低性能的前提下达到实现超过90%的利用率。　　UltraScale架构的突破包括：　　• 几乎可以在晶片的任何位置战略性地布置类似于ASIC的系统时钟，从而将时钟歪斜降低达50% 　　• 系统架构中有大量并行总线，无需再使用会造成时延的流水线，从而可提高系统速度和容量　　• 甚至在要求资源利用率达到90%及以上的系统中，也能消除潜在的时序收敛问题和互连瓶颈　　• 可凭借3D IC集成能力构建更大型器件，并在工艺技术方面领先当前行业标准整整一代　　• 能在更低的系统功耗预算范围内显著提高系统性能，包括多Gb串行收发器、I/O以及存储器带宽　　• 显著增强DSP与包处理性能　　赛灵思UltraScale架构为超大容量解决方案设计人员开启了一个全新的领域。

标签： UltraScale Xilinx 架构

上传时间： 2013-11-17

上传用户：皇族传媒
Xilinx UltraScale：新一代架构满足您的新一代架构需求（EN）

　　中文版详情浏览：http://www.elecfans.com/emb/fpga/20130715324029.html 　　Xilinx UltraScale:The Next-Generation Architecture for Your Next-Generation Architecture 　　The Xilinx® UltraScale™ architecture delivers unprecedented levels of integration and capability with ASIC-class system- level performance for the most demanding applications. 　　The UltraScale architecture is the industr y's f irst application of leading-edge ASIC architectural enhancements in an All Programmable architecture that scales from 20 nm planar through 16 nm FinFET technologies and beyond, in addition to scaling from monolithic through 3D ICs. Through analytical co-optimization with the X ilinx V ivado® Design Suite, the UltraScale architecture provides massive routing capacity while intelligently resolving typical bottlenecks in ways never before possible. This design synergy achieves greater than 90% utilization with no performance degradation. 　　Some of the UltraScale architecture breakthroughs include: 　　• Strategic placement (virtually anywhere on the die) of ASIC-like system clocks, reducing clock skew by up to 50% 　　• Latency-producing pipelining is virtually unnecessary in systems with massively parallel bus architecture, increasing system speed and capability 　　• Potential timing-closure problems and interconnect bottlenecks are eliminated, even in systems requiring 90% or more resource utilization 　　• 3D IC integration makes it possible to build larger devices one process generation ahead of the current industr y standard 　　• Greatly increased system performance, including multi-gigabit serial transceivers, I/O, and memor y bandwidth is available within even smaller system power budgets 　　• Greatly enhanced DSP and packet handling 　　The Xilinx UltraScale architecture opens up whole new dimensions for designers of ultra-high-capacity solutions.

标签： UltraScale Xilinx 架构

上传时间： 2013-11-13

上传用户：瓦力瓦力hong
利用Xilinx FPGA和存储器接口生成器简化存储器接口

FPGA 设计人员在满足关键时序余量的同时力争实现更高性能，在这种情况下，存储器接口的设计是一个一向构成艰难而耗时的挑战。Xilinx FPGA 提供 I/O 模块和逻辑资源，从而使接口设计变得更简单、更可

标签： Xilinx FPGA 存储器接口生成器

上传时间： 2013-10-15

上传用户：ecooo
基于Xilinx FPGA的温控风扇的设计(原文设计、源代码及视频地址)

　　本设计的整体思路是：以XILINX FPGA作为控制中心，通过提取热释电红外传感器感应到的人体红外线信息，并利用温度传感器DS18B20检测环境温度并直接输出数字温度信号给FPGA 进行处理，在LED数码管上显示当前环境温度值以及预设温度值。通过独立键盘输入预设温度值，其中预设温度值只能为整数形式，检测到的当前环境温度可精确到小数点后一位。同时采用PWM脉宽调制方式来改变直流风扇电机的转速。并通过两个按键改变预设温度值，一个提高预设温度，另一个降低预设温度值。系统结构框图如下：

标签： Xilinx FPGA 温控地址

上传时间： 2013-11-14

上传用户：dianxin61
xilinx_v5sx95t_schematics(xilinx v5 95t 开发板原理图)

xilinx v5 95t 开发板原理图，xilinx_v5sx95t_schematics(xilinx v5 95t 开发板原理图)。

标签： t_schematics xilinx_v xilinx 95t

上传时间： 2014-12-28

上传用户：txfyddz
Create a 1-Wire Master with Xilinx PicoBlaze

Abstract: Designers who must interface 1-Wire temperature sensors with Xilinx field-programmable gate arrays(FPGAs) can use this reference design to drive a DS28EA00 1-Wire slave device. The downloadable softwarementioned in this document can also be used as a starting point to connect other 1-Wire slave devices. The systemimplements a 1-Wire master connected to a UART and outputs temperature to a PC from the DS28EA00 temperaturesensor. In addition, high/low alarm outputs are displayed from the DS28EA00 PIO pins using LEDs.

标签： PicoBlaze Create Master Xilinx

上传时间： 2013-11-05

上传用户：a6697238
verilog testbench设计技巧和策略

verilog testbench设计技巧和策略

标签： testbench verilog 设计技巧策略

上传时间： 2013-11-01

上传用户：hzakao