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  • stratix V FPGA 28 nm创新技术超越摩尔定律

      本白皮书介绍 stratix V FPGA 是怎样帮助用户提高带宽同时保持其成本和功耗预算不变。在工艺方法基础上,Altera 利用 FPGA 创新技术超越了摩尔定律,满足更大的带宽要求,以及成本和功耗预算。Altera stratix ® V FPGA 通过 28-Gbps 高功效收发器突破了带宽限制,支持用户使用嵌入式 HardCopy ®模块将更多的设计集成到单片FPGA中,部分重新配置功能还提高了灵活性。

    标签: stratix FPGA 28 创新技术

    上传时间: 2013-10-30

    上传用户:luke5347

  • Altera公司 stratix V GX FPGA开发板电路图

        本资料是关于Altera公司 stratix V GX FPGA开发板电路图的资料。资料包括开发板原理图、PCB图。

    标签: stratix Altera FPGA GX

    上传时间: 2014-01-22

    上传用户:18707733937

  • stratix V FPGA 28 nm创新技术超越摩尔定律

      本白皮书介绍 stratix V FPGA 是怎样帮助用户提高带宽同时保持其成本和功耗预算不变。在工艺方法基础上,Altera 利用 FPGA 创新技术超越了摩尔定律,满足更大的带宽要求,以及成本和功耗预算。Altera stratix ® V FPGA 通过 28-Gbps 高功效收发器突破了带宽限制,支持用户使用嵌入式 HardCopy ®模块将更多的设计集成到单片FPGA中,部分重新配置功能还提高了灵活性。

    标签: stratix FPGA 28 创新技术

    上传时间: 2013-10-08

    上传用户:坏天使kk

  • Altera公司 stratix V GX FPGA开发板电路图

        本资料是关于Altera公司 stratix V GX FPGA开发板电路图的资料。资料包括开发板原理图、PCB图。

    标签: stratix Altera FPGA GX

    上传时间: 2013-10-25

    上传用户:风为裳的风

  • 4-7segment led display Verilog code. Implemented at stratix EP1S25 DSP development board.

    4-7segment led display Verilog code. Implemented at stratix EP1S25 DSP development board.

    标签: Implemented development segment display

    上传时间: 2014-01-12

    上传用户:水中浮云

  • Interpolation FIR Design Example for stratix Devices

    Interpolation FIR Design Example for stratix Devices

    标签: Interpolation Example Devices stratix

    上传时间: 2014-01-19

    上传用户:zhouli

  • stratix里实现快速傅立叶变换的具体源码

    stratix里实现快速傅立叶变换的具体源码,以及优化说明

    标签: stratix 傅立叶变换 源码

    上传时间: 2015-12-30

    上传用户:LIKE

  • 本文主要分析了FIR数字滤波器的基本结构和硬件构成特点,简要介绍了FIR滤波器实现的方式优缺点 结合Altera公司的stratix系列产品的特点,以一个基于MAC的8阶FIR数字滤波器的设计为例,给

    本文主要分析了FIR数字滤波器的基本结构和硬件构成特点,简要介绍了FIR滤波器实现的方式优缺点 结合Altera公司的stratix系列产品的特点,以一个基于MAC的8阶FIR数字滤波器的设计为例,给出了使用Verilog硬件描述语言进行数字逻辑设计的过程和方法,并且在QuartusⅡ的集成开发环境下编写HDL代码,进行综合 利用QuartusⅡ内部的仿真器对设计做脉冲响应仿真和验证。

    标签: FIR stratix Altera MAC

    上传时间: 2017-01-24

    上传用户:Miyuki

  • This document gives the code for programming a CC2500 transceiver using Altera stratix FPGA. The FPG

    This document gives the code for programming a CC2500 transceiver using Altera stratix FPGA. The FPGA and CC2500 are connected through SPI mode with the FPGA as the master and CC2500 as the slave.

    标签: programming transceiver document stratix

    上传时间: 2014-01-15

    上传用户:wuyuying

  • DDR2控制器IP的设计与FPGA实现.rar

    DDR2 SDRAM是目前内存市场上的主流内存。除了通用计算机系统外,大量的嵌入式系统也纷纷采用DDR2内存,越来越多的SoC系统芯片中会集成有DDR2接口模块。因此,设计一款匹配DDR2的内存控制器将会具有良好的应用前景。 论文在研究了DDR2的JEDEC标准的基础上,设计出DDR2控制器的整体架构,采用自项向下的设计方法和模块化的思想,将DDR2控制器划分为若干模块,并使用Verilog HDL语言完成DDR2控制器IP软核中初始化模块、配置模块、执行模块和数据通道模块的RTL级设计。根据在设计中遇到的问题,对DDR2控制器的整体架构进行改进与完善。在分析了Altera数字PHY的基本性能的基础上,设计DDR2控制器与数字PHY的接口模块。搭建DDR2控制器IP软核的仿真验证平台,针对设计的具体功能进行仿真验证,并实现在Altera stratix II GX90开发板上对DDR2存储芯片基本读/写操作控制的FPGA功能演示。 论文设计的DDR2控制器的主要特点是: 1.支持数字PHY电路,不需要实际的硬件电路就完成DDR2控制器与DDR2存储芯片之间的物理层接口,节约了设计成本,缩小了硬件电路的体积。 2.将配置口从初始化模块中分离出来,简化了具体操作。 3.支持多个DDR2存储芯片,使得DDR2控制器的应用范围更为广阔。 4.支持DDR2的三项新技术,充分发挥DDR2内存的特性。 5.自动DDR2刷新控制,方便用户对DDR2内存的控制。

    标签: DDR2 FPGA 控制器

    上传时间: 2013-06-10

    上传用户:ynzfm