The ISO7220 and ISO7221 are dual-channel digital isolators. To facilitate PCB layout, the channels are orientedin the same direction in the ISO7220 and in opposite directions in the ISO7221. These devices have a logic inputand output buffer separated by TI’s silicon-dioxide (SiO2) isolation barrier, providing galvanic isolation of up to4000 V. Used in conjunction with isolated power supplies, these devices block high voltage, isolate grounds, andprevent noise currents on a data bus or other circuits from entering the local ground and interfering with ordamaging sensitive circuitry.
上传时间： 2013-10-24
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P C B 可测性设计布线规则之建议― ― 从源头改善可测率PCB 设计除需考虑功能性与安全性等要求外，亦需考虑可生产与可测试。这里提供可测性设计建议供设计布线工程师参考。1. 每一个铜箔电路支点，至少需要一个可测试点。如无对应的测试点，将可导致与之相关的开短路不可检出，并且与之相连的零件会因无测试点而不可测。2. 双面治具会增加制作成本，且上针板的测试针定位准确度差。所以Layout 时应通过Via Hole 尽可能将测试点放置于同一面。这样就只要做单面治具即可。3. 测试选点优先级：A.测垫(Test Pad) B.通孔(Through Hole) C.零件脚(Component Lead) D.贯穿孔(Via Hole)(未Mask)。而对于零件脚，应以AI 零件脚及其它较细较短脚为优先，较粗或较长的引脚接触性误判多。4. PCB 厚度至少要62mil(1.35mm)，厚度少于此值之PCB 容易板弯变形，影响测点精准度，制作治具需特殊处理。5. 避免将测点置于SMT 之PAD 上，因SMT 零件会偏移，故不可靠，且易伤及零件。6. 避免使用过长零件脚(>170mil(4.3mm))或过大的孔(直径>1.5mm)为测点。7. 对于电池(Battery)最好预留Jumper，在ICT 测试时能有效隔离电池的影响。8. 定位孔要求：(a) 定位孔(Tooling Hole)直径最好为125mil(3.175mm)及其以上。(b) 每一片PCB 须有2 个定位孔和一个防呆孔(也可说成定位孔,用以预防将PCB反放而导致机器压破板)，且孔内不能沾锡。(c) 选择以对角线，距离最远之2 孔为定位孔。(d) 各定位孔(含防呆孔)不应设计成中心对称,即PCB 旋转180 度角后仍能放入PCB,这样,作业员易于反放而致机器压破板)9. 测试点要求：(e) 两测点或测点与预钻孔之中心距不得小于50mil(1.27mm)，否则有一测点无法植针。以大于100mil(2.54mm)为佳，其次是75mil(1.905mm)。(f) 测点应离其附近零件(位于同一面者)至少100mil，如为高于3mm 零件，则应至少间距120mil，方便治具制作。(g) 测点应平均分布于PCB 表面，避免局部密度过高，影响治具测试时测试针压力平衡。(h) 测点直径最好能不小于35mil(0.9mm)，如在上针板，则最好不小于40mil(1.00mm)，圆形、正方形均可。小于0.030”(30mil)之测点需额外加工，以导正目标。(i) 测点的Pad 及Via 不应有防焊漆(Solder Mask)。(j) 测点应离板边或折边至少100mil。(k) 锡点被实践证实是最好的测试探针接触点。因为锡的氧化物较轻且容易刺穿。以锡点作测试点，因接触不良导致误判的机会极少且可延长探针使用寿命。锡点尤其以PCB 光板制作时的喷锡点最佳。PCB 裸铜测点，高温后已氧化，且其硬度高，所以探针接触电阻变化而致测试误判率很高。如果裸铜测点在SMT 时加上锡膏再经回流焊固化为锡点，虽可大幅改善，但因助焊剂或吃锡不完全的缘故，仍会出现较多的接触误判。
上传时间： 2014-01-14
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Keil是业界最好的51单片机开发工具之一，它拥有流畅的用户界面与强大的仿真功能。ARM将Keil公司收购之后，正式推出了针对ARM微控制器的开发工具RVMDK，它将ARM编译器RVCT与Keil的工程管理、调试仿真工具集成在一起，是一款非常强大的ARM微控制器开发工具。2007年5月，ARM正式授权中国深圳英蓓特公司代理中文版RVMDK的出售事务。很多嵌入式系统开发工程师对ARM的老版本开发工具ADS1.2非常熟悉，而RVMDK与ADS相比较，从外观、仿真流程以及内部二进制编译链接工具上都有了不少改进，用法稍有不同。本主的主旨是介绍通用的流程，以及一些注意事项，帮助ADS1.2用户将老的，遗留的ADS1.2工程转化成在RVMDK上进行开发调试的工程。 ARM新推出的微控制器开发工具RVMDK与ADS1.2在工具架构组成上有一些不同，这些区别包括：不同版本的ARM编译器（compiler），不同的调试器（debugger），不同的仿真器（simulator），以及不同的硬件调试单元。作为ARM的新一代微控制器开发工具，RVMDK不但包含ARM的最新版本编译链接工具，即RVDS3.0的编译链接工具，而且根据微控制器调试开发的特点采用了与ADS，RVDS完全不同的调试、仿真环境，uVision debugger 与simulator。 RVMDK集成了RVDS3.0的编译工具RVCT3.0，与ADS1.2相比，除去编译、连接工具的可执行二进制文件不同之外，RVCT3.0的很多编译连接选项与ADS编译器也有不同。
上传时间： 2013-11-01
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1 无线射频，手机电路，电视家电，信号处理，电源电路等电路图应有尽有。 2 PCB使用教程，PCB使用技巧，PCB布线规则，PCB layout经验资料丰富精彩。 3 各类电子课件，电子教材，测量仪表，嵌入式技术，制造技术收藏资料。 4 IC中文资料，IC datasheet,规则标准， 网上查不到，这里找的到。
上传时间： 2013-11-11
上传用户：kangqiaoyibie
我采用XC4VSX35或XC4VLX25 FPGA来连接DDR2 SODIMM和元件。SODIMM内存条选用MT16HTS51264HY-667(4GB)，分立器件选用8片MT47H512M8。设计目标：当客户使用内存条时，8片分立器件不焊接；当使用直接贴片分立内存颗粒时，SODIMM内存条不安装。请问专家：1、在设计中，先用Xilinx MIG工具生成DDR2的Core后，管脚约束文件是否还可更改？若能更改，则必须要满足什么条件下更改？生成的约束文件中，ADDR，data之间是否能调换？ 2、对DDR2数据、地址和控制线路的匹配要注意些什么？通过两只100欧的电阻分别连接到1.8V和GND进行匹配 和 通过一只49.9欧的电阻连接到0.9V进行匹配，哪种匹配方式更好？ 3、V4中，PCB LayOut时，DDR2线路阻抗单端为50欧，差分为100欧？Hyperlynx仿真时，那些参数必须要达到那些指标DDR2-667才能正常工作？ 4、 若使用DDR2-667的SODIMM内存条，能否降速使用？比如降速到DDR2-400或更低频率使用？ 5、板卡上有SODIMM的插座，又有8片内存颗粒，则物理上两部分是连在一起的，若实际使用时，只安装内存条或只安装8片内存颗粒，是否会造成信号完成性的影响？若有影响，如何控制？ 6、SODIMM内存条(max:4GB)能否和8片分立器件(max:4GB)组合同时使用，构成一个(max:8GB)的DDR2单元？若能，则布线阻抗和FPGA的DCI如何控制？地址和控制线的TOP图应该怎样？ 7、DDR2和FPGA（VREF pin）的参考电压0.9V的实际工作电流有多大？工作时候，DDR2芯片是否很烫，一般如何考虑散热？ 8、由于多层板叠层的问题，可能顶层和中间层的铜箔不一样后，中间的夹层后度不一样时，也可能造成阻抗的不同。请教DDR2-667的SODIMM在8层板上的推进叠层？
上传时间： 2013-10-12
上传用户：han_zh
实验目的： 1、掌握EIGRP 的基本配置 2、掌握EIGRP 的通配符掩配置方法 3、掌握EIGRP 的自动汇总特性，理解EIGRP 的自动汇总的缺陷以及如何关闭自动汇总 4、掌握EIGRP 的手工汇总 5、掌握通过ip default-network 命令配置EIGRP 默认网络 6、掌握EIGRP 的手工自动总结的配置方
上传时间： 2013-10-13
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Abstract: Standard PCB design and mounting processes can adversely influence MEMS inertial sensors.This application note contains guidelines for the layout, soldering, and mounting of MEMS inertialsensors in LGA packages in order to reduce stresses and improve functionality.
上传时间： 2014-01-15
上传用户：sjb555
完整性高的FPGA-PCB系统化协同设计工具 Cadence OrCAD and Allegro FPGA System Planner便可满足较复杂的设计及在设计初级产生最佳的I/O引脚规划，并可透过FSP做系统化的设计规划，同时整合logic、schematic、PCB同步规划单个或多个FPGA pin的最佳化及layout placement，借由整合式的界面以减少重复在design及PCB Layout的测试及修正的过程及沟通时间，甚至透过最佳化的pin mapping、placement后可节省更多的走线空间或叠构。 Specifying Design Intent 在FSP整合工具内可直接由零件库选取要摆放的零件，而这些零件可直接使用PCB内的包装，预先让我们同步规划FPGA设计及在PCB的placement。
标签： Allegro Planner System FPGA
上传时间： 2013-11-06
上传用户：wwwe
PCB设计软件，设计好了pcb，就可以进行pcb打样做产品了。
标签： sprint-Layout PCB 50 设计软件
上传时间： 2013-10-12
上传用户：我累个乖乖
图纸转换工具CAMtastic 2000是一款超强悍的GERBER文件查看软件。比CAM350更适合PCB layout工程师使用。附件英文为CAMtastic2000的使用介绍，还附带有CAMtasis反向生成pcb文件方法。
上传时间： 2013-11-14
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