pll

锁相环(pll: Phase-locked loops)是一种利用反馈控制原理实现的频率及相位的同步技术，其作用是将电路输出的时钟与其外部的参考时钟保持同步。当参考时钟的频率或相位发生改变时，锁相环会检测到这种变化，并且通过其内部的反馈系统来调节输出频率，直到两者重新同步，这种同步又称为“锁相”

Ph.D thesis from M.H.Perrott, about Fractional-N pll design.

Ph.D thesis from M.H.Perrott, about Fractional-N pll design.

标签： Fractional-N Perrott thesis design

上传时间： 2016-11-09

上传用户：youlongjian0
PhD.thesis about fractional pll design from UC san-deago.

PhD.thesis about fractional pll design from UC san-deago.

标签： fractional san-deago thesis design

上传时间： 2013-12-21

上传用户：yyyyyyyyyy
LPC23xx系列ARM时钟源的选择、pll的设置步骤以及注意事项等。PPT做的非常出色。

LPC23xx系列ARM时钟源的选择、pll的设置步骤以及注意事项等。PPT做的非常出色。

标签： LPC ARM pll

上传时间： 2016-11-18

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pll 的64倍频锁相环技术用实现倍频从而达到对频率的分频

pll 的64倍频锁相环技术用实现倍频从而达到对频率的分频

标签： pll 倍频锁相环技术分频

上传时间： 2017-01-03

上传用户：yd19890720
驱动时钟加入了pll,使得DDS的驱动时钟可变.32位的NCO使得DDS的分辨率可以做到Hz量级

驱动时钟加入了pll,使得DDS的驱动时钟可变.32位的NCO使得DDS的分辨率可以做到Hz量级

标签： DDS pll NCO 驱动

上传时间： 2017-01-16

上传用户：ryb
pll芯片ATF4154控制程序

pll芯片ATF4154控制程序，单片机，51，调试通过了的，可以使用

标签： 4154 pll ATF 芯片

上传时间： 2017-01-17

上传用户：dyctj
verilog pll的代码

verilog pll的代码，和pll 的功能介绍，希望能通过，只是简单了点

标签： verilog pll 代码

上传时间： 2013-12-17

上传用户：爱死爱死
该程序包含一般数字pll仿真maltab程序和数字COSTAS环程序

该程序包含一般数字pll仿真maltab程序和数字COSTAS环程序

标签： COSTAS maltab 程序 pll

上传时间： 2017-02-10

上传用户：zaizaibang
静态pll实验程序

静态pll实验程序，在actel的fusion系列FPGA中综合通过

标签： pll 实验程序

上传时间： 2017-03-01

上传用户：秦莞尔w
pll in verilog in the Appendix

pll in verilog in the Appendix

标签： Appendix verilog in pll

上传时间： 2017-03-24

上传用户：集美慧

pll

Ph.D thesis from M.H.Perrott, about Fractional-N pll design.

PhD.thesis about fractional pll design from UC san-deago.

LPC23xx系列ARM时钟源的选择、pll的设置步骤以及注意事项等。PPT做的非常出色。

pll 的64倍频锁相环技术用实现倍频从而达到对频率的分频

驱动时钟加入了pll,使得DDS的驱动时钟可变.32位的NCO使得DDS的分辨率可以做到Hz量级

pll芯片ATF4154控制程序

verilog pll的代码

该程序包含一般数字pll仿真maltab程序和数字COSTAS环程序

静态pll实验程序

pll in verilog in the Appendix