Altium Designer 10是由Altium公司推出的一款开发软件，Altium Designer 10综合了电子产品一体化开发所需的所有必须技术和功能。Altium Designer 在单一设计环境中集成板级和FPGA系统设计、基于FPGA和分立处理器的嵌入式软件开发以及PCB版图设计、编辑和制造。并集成了现代设计数据管理功能,使得Altium Designer成为电子产品开发的完整解决方案－一个既满足当前，也满足未来开发需求的解决方案。 Altium Designer10 为您带来了一个全新的管理元 Altium Designer release 10器件的方法。其中包括新的用途系统、修改管理、新的生命周期和审批制度、实时供应链管理等更多的新功能! Altium Designer 10安装流程： 安装完后复制 AD10.Crack 文件夹下文件到安装目录。 1.运行AD10KeyGen，点击“打开模板”，加载license.ini，如想修改注册名，只需修改：TransactorName=Your Name，其中Your Name用你自己的名字替换，其它参数在单机版的情况下无需修改； 2.点击“生成协议”，保存生成的alf文件(文件名任意，如“jack ”)，并将其放到你的安装目录下； 3.将patch.exe放到你的安装目录下，运行patch，对安装目录下的dxp.exe文件补丁，注意运行破解时软件没有运行； 4.启动DXP，运行菜单DXP->My Account，点击Add Standalone License file，加载前面生成的license（.alf）文件后即能正常使用了。 资源是.bin格式的镜像文件，到网上下一个UltraISO打开后另存为iso或isz格式，用DAEMON Tools Lite虚拟光驱打开就能安装了。(或者安装一个快压打开) 安装提醒： 安装时有两个路径选择，第一个是安装主程序的；第二个是放置设计样例、元器件库文件、模板文件的，共3.3GB。如果你的C盘留的不够大，建议将3GB多的东西和主程序安装在一块儿。 安装完成后界面可能是英文的，如果想调出中文界面，则可以：DXP-->Preferences-->System-->General-->Localization--选中Use localized resources，保存设置后重新启动程序就有中文菜单了。 Altium Designer 10破解方法： 安装包里已经带有破解文件了，但没有AD10KeyGen这个文件，所以要把注册名改成自己的名字不方便。 1.运行AD10KeyGen，点击“打开模板”，加载license.ini，如想修改注册名，只需修改： TransactorName=Your Name 其中Your Name用你自己的名字替换，其它参数在单机版的情况下无需修改； 2.点击“生成协议”，保存生成的alf文件(文件名任意，如“jack ”)，并将其放到你的安装目录下； 3.将patch.exe放到你的安装目录下，运行patch，对安装目录下的dxp.exe文件补丁，注意运行破解时软件没有运行； 4.启动DXP，运行菜单DXP->My Account，点击Add Standalone License file，加载前面生成的license（.alf）文件后即能正常使用了。 注意： 1.局域网内用同一license不再提示冲突 2.仅供学习研究使用，勿用于非法用途。 相关资料：altium designer 10 破解教程
上传时间： 2013-11-10
上传用户：叶立炫95
QuartusII中利用免费IP核的设计 作者：雷达室 以设计双端口RAM为例说明。 Step1：打开QuartusII，选择File—New Project Wizard，创建新工程，出现图示对话框，点击Next；
上传时间： 2013-10-18
上传用户：909000580
在Protel2004中进行PCB的完备的CAM输出。首先，我们可以输出的gerber文件， 操作如下：1：画好PCB后，在PCB 的文件环境中，左键点击File\Fabrication Outputs\Gerber Files,进入Gerber setup 界面
上传时间： 2013-11-24
上传用户：sevenbestfei
CAM350软件的学习笔记目录1. CAM3501. 一. Gerber知识2. 二.CAM3503. 三.CAM350操作4. 附录Gerber知识l Gerber 文件的格式包括：¡ RS-274-X （常用）¡ RS-274-D （常用）¡ RS-274¡ Fire 9000¡ Mda 9000¡ Barco DPFl 标准的gerber file 格式可分为RS-274 与RS-274X 两种，其不同在于：¡ RS-274 格式的gerber file 与aperture 是分开的不同文件。¡ RS-274X 格式的aperture 是整合在gerber file 中的，因此不需要aperture文件(即，内含D 码)。PCB生成Gerber最好就是选用RS-274x格式，既标准，又兼容性高。l 数据格式：整数位+小数位 。常用：¡ 3：3（公制，整数3 位，小数3 位）¡ 2：4（英制，整数2 位，小数4 位）¡ 2：3（英制，整数2 位，小数3 位）¡ 3：3（英制，整数3 位，小数3 位）l 前导零、后导零和不导零：¡ 例：025690 前导零后变为：25690 (Leading)¡ 025690 后导零后变为：02569 (Trailing)¡ 025690 不导零后变为：025690 (None)l 单位：¡ METRIC（mm）¡ ENGLISH（inch or mil）l 单位换算：¡ 1 inch ＝ 1000 mil ＝ 2.54 cm ＝ 25.4 mm¡ 1 mm ＝ 0.03937 inch ＝ 39.37 mill GERBER 格式的数据特点：
上传时间： 2013-10-17
上传用户：yzy6007
ZBT SRAM控制器参考设计,xilinx提供VHDL代码 Description: Contains the following files readme.txt appnote_zbtp.vhd appnote_zbtf.vhd appnote_zbt.ucf Platform: All Installation/Use: Use 'unzip' on the .zip file and 'gunzip' followed by 'tar -xvf' on the .tar.gz file.
上传时间： 2013-10-25
上传用户：peterli123456
ref-sdr-sdram-vhdl代码 SDR SDRAM Controller v1.1 readme.txt This readme file for the SDR SDRAM Controller includes information that was not incorporated into the SDR SDRAM Controller White Paper v1.1. The PLL is targeted at APEX(TM) devices. Please regenerate for your chosen architecture. Last updated September, 2002 Copyright ?2002 Altera Corporation. All rights reserved.
上传时间： 2013-10-23
上传用户：半熟1994
UART 4 UART参考设计，Xilinx提供VHDL代码 uart_vhdl This zip file contains the following folders: \vhdl_source -- Source VHDL files: uart.vhd - top level file txmit.vhd - transmit portion of uart rcvr.vhd - - receive portion of uart \vhdl_testfixture -- VHDL Testbench files. This files only include the testbench behavior, they do not instantiate the DUT. This can easily be done in a top-level VHDL file or a schematic. This folder contains the following files: txmit_tb.vhd -- Test bench for txmit.vhd. rcvr_tf.vhd -- Test bench for rcvr.vhd.
上传时间： 2013-11-02
上传用户：18862121743
PCB设计问题集锦 问：PCB图中各种字符往往容易叠加在一起，或者相距很近，当板子布得很密时，情况更加严重。当我用Verify Design进行检查时，会产生错误，但这种错误可以忽略。往往这种错误很多，有几百个，将其他更重要的错误淹没了，如何使Verify Design会略掉这种错误，或者在众多的错误中快速找到重要的错误。 答：可以在颜色显示中将文字去掉,不显示后再检查;并记录错误数目。但一定要检查是否真正属于不需要的文字。 问： What’s mean of below warning:(6230,8330 L1) Latium Rule not checked: COMPONENT U26 component rule.答：这是有关制造方面的一个检查，您没有相关设定，所以可以不检查。 问： 怎样导出jop文件？答：应该是JOB文件吧？低版本的powerPCB与PADS使用JOB文件。现在只能输出ASC文件，方法如下STEP：FILE/EXPORT/选择一个asc名称/选择Select ALL/在Format下选择合适的版本/在Unit下选Current比较好/点击OK/完成然后在低版本的powerPCB与PADS产品中Import保存的ASC文件，再保存为JOB文件。 问： 怎样导入reu文件？答：在ECO与Design 工具盒中都可以进行，分别打开ECO与Design 工具盒，点击右边第2个图标就可以。 问： 为什么我在pad stacks中再设一个via:1(如附件）和默认的standardvi(如附件）在布线时V选择1，怎么布线时按add via不能添加进去这是怎么回事，因为有时要使用两种不同的过孔。答：PowerPCB中有多个VIA时需要在Design Rule下根据信号分别设置VIA的使用条件，如电源类只能用Standard VIA等等，这样操作时就比较方便。详细设置方法在PowerPCB软件通中有介绍。 问：为什么我把On-line DRC设置为prevent..移动元时就会弹出(图2),而你们教程中也是这样设置怎么不会呢?答：首先这不是错误,出现的原因是在数据中没有BOARD OUTLINE.您可以设置一个,但是不使用它作为CAM输出数据. 问：我用ctrl+c复制线时怎设置原点进行复制，ctrl+v粘帖时总是以最下面一点和最左边那一点为原点 答： 复制布线时与上面的MOVE MODE设置没有任何关系,需要在右键菜单中选择,这在PowerPCB软件通教程中有专门介绍. 问：用(图4)进行修改线时拉起时怎总是往左边拉起(图5)，不知有什么办法可以轻易想拉起左就左，右就右。答： 具体条件不明,请检查一下您的DESIGN GRID,是否太大了. 问： 好不容易拉起右边但是用(图6)修改线怎么改怎么下面都会有一条不能和在一起，而你教程里都会好好的(图8)答：这可能还是与您的GRID 设置有关,不过没有问题,您可以将不需要的那段线删除.最重要的是需要找到布线的感觉,每个软件都不相同,所以需要多练习。 问： 尊敬的老师:您好！这个图已经画好了，但我只对（如图1）一种的完全间距进行检查，怎么错误就那么多，不知怎么改进。请老师指点。这个图在附件中请老师帮看一下，如果还有什么问题请指出来，本人在改进。谢！！！！！答：请注意您的DRC SETUP窗口下的设置是错误的,现在选中的SAME NET是对相同NET进行检查,应该选择NET TO ALL.而不是SAME NET有关各项参数的含义请仔细阅读第5部教程. 问： U101元件已建好，但元件框的拐角处不知是否正确，请帮忙CHECK 答：元件框等可以通过修改编辑来完成。问： U102和U103元件没建完全，在自动建元件参数中有几个不明白：如：SOIC--》silk screen栏下spacing from pin与outdent from first pin对应U102和U103元件应写什么数值，还有这两个元件SILK怎么自动设置，以及SILK内有个圆圈怎么才能画得与该元件参数一致。 答：Spacing from pin指从PIN到SILK的Y方向的距离,outdent from first pin是第一PIN与SILK端点间的距离.请根据元件资料自己计算。
上传时间： 2014-01-03
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8051参考设计，与其他8051的免费IP相比，文档相对较全，Oregano System 提供 This is version 1.3 of the MC8051 IP core. September 2002: Oregano Systems - Design & Consulting GesmbH Change history: - Improved tb_mc8051_siu_sim.vhd to verify duplex operation. - Corrected problem with duplex operation in file mc8051_siu_rtl.vhd
上传时间： 2013-11-06
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上传时间： 2013-12-23
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