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module,n.[计]模块;组件;模数。[网络]模块;模;模组。[专业]模块[计算机科学技术];模块[电子、通信与自动控制技术];构件[农业科学]。
  • CH340C+RT9013+MINI USB接口板 AD设计硬件原理图+PCB文件 ALTIUM设计

    CH340C+RT9013+MINI USB接口板 AD设计硬件原理图+PCB文件,ALTIUM设计的2层板设计,包括完整的原理图和PCB文件,主要器件如下:Library Component Count : 12Name                Description----------------------------------------------------------------------------------------------------CAP                 CapacitorCC2640EM            CC2630 moduleCH340               CH340 USB 2 UARTCON11               Connector 11pinsCON12               Connector 12pinsCON3X2              Connector 5*2LED                 LEDRES                 ResistorRT9013              RT9013 3.3VSWITCH              switch 6*6USB1                USB ConnectorsXDS110-Lte          XDS110-Lite Target Interface

    标签: ch340c rt9013 usb 接口 ad设计

    上传时间: 2021-11-24

    上传用户:canderile

  • STM32L475开发板PDF原理图+AD集成3D封装库+主要器件技术手册

    STM32L475开发板PDF原理图+AD集成3D封装库+主要器件技术手册,集成封装库型号列表如下:Library Component Count : 44Name                Description----------------------------------------------------------------------------------------------------ANT-2.4G            ANT,2.4G,PCB天线ATK-TEST-1*4-2.54mm 测试点ATK_module          单排母,1*6,2.54mmBEEP                3.3V有源蜂鸣器BUTTON_DIP3         拨动开关SS-12F44C-0402-SMD          C-0603-SMD          C-CAP-SMD-220uF/10V C-CEP-220uF/16V     D-1N4148            Header-1*3-2.54mm   单排针-2.54mmHeader-2*10-2.54mm  双排针-2.54mmHeader-2*2-2.54mm   双排针-2.54mmHeader-2*3-2.54mm   双排针-2.54mmHeader-2*4-2.54mm   双排座-2.54mmIR-LED              1206红外发射管(侧)IR-LF0038GKLL-1     红外接收管SMDJ-MICRO-USB-5S      Micro USB 5.9有柱脚长1.25加长针L-0420-4.7uH        电感,4.7uH,3ALCD-TFT-H13TS38A    LCD,TFT,1.3'240*240,禹龙LED-0603-RED        发光二极管-红色LED-RGB-1615-0603   RGB,共阳,1615,0603MIC-6022            MICMotor-SMD           电机,SMDPhone-3-M           耳机座,三节R-0402-SMD          贴片电阻R-0805-SMD          贴片电阻RT9193-3.3S-KEY-SMD-324225    KEY,SMD,324225S8050-SMD           SD-MICRO-TF         SD,MICRO,TFU-AHT10             Sensor,温湿度传感器U-AP3216C           Sensor.光照/距离U-AP6181            WIFI module,SDIOU-ES8388            AUDIO,2-ch DAC,2-ch ADCU-ICM-20608         三轴陀螺仪/三轴加速度计,U-L9110S            电机驱动,800mAU-RT9013-3.3        LDO,500mAU-STM32F103C8T6     U-STM32L475VET6     MCU,LQFP100,512K FLASH,128K RAMU-W25Q128           SPI FLASH,16MY-12M-SMD           晶振 - 12M贴片Y-3215-32.768K      XTAL,3215,32.768KY-3215-8M           XTAL,3215,8MHz

    标签: stm32l475 开发板

    上传时间: 2021-12-15

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  • FPGA读取OV5640摄像头数据并通过VGA或LCD屏显示输出的Verilog逻辑源码Quartu

    FPGA读取OV5640摄像头数据并通过VGA或LCD屏显示输出的Verilog逻辑源码Quartus工程文件+文档说明,FPGA型号Cyclone4E系列中的EP4CE6F17C8,Quartus版本17.1。module top( input                       clk, input                       rst_n, output                      cmos_scl,          //cmos i2c clock inout                       cmos_sda,          //cmos i2c data input                       cmos_vsync,        //cmos vsync input                       cmos_href,         //cmos hsync refrence,data valid input                       cmos_pclk,         //cmos pxiel clock output                      cmos_xclk,         //cmos externl clock input   [7:0]               cmos_db,           //cmos data output                      cmos_rst_n,        //cmos reset output                      cmos_pwdn,         //cmos power down output                      vga_out_hs,        //vga horizontal synchronization output                      vga_out_vs,        //vga vertical synchronization output[4:0]                 vga_out_r,         //vga red output[5:0]                 vga_out_g,         //vga green output[4:0]                 vga_out_b,         //vga blue output                      sdram_clk,         //sdram clock output                      sdram_cke,         //sdram clock enable output                      sdram_cs_n,        //sdram chip select output                      sdram_we_n,        //sdram write enable output                      sdram_cas_n,       //sdram column address strobe output                      sdram_ras_n,       //sdram row address strobe output[1:0]                 sdram_dqm,         //sdram data enable output[1:0]                 sdram_ba,          //sdram bank address output[12:0]                sdram_addr,        //sdram address inout[15:0]                 sdram_dq           //sdram data);

    标签: fpga ov5640 摄像头

    上传时间: 2021-12-18

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  • 基于FPGA设计的字符VGA LCD显示实验Verilog逻辑源码Quartus工程文件+文档说明

    基于FPGA设计的字符VGA  LCD显示实验Verilog逻辑源码Quartus工程文件+文档说明,通过字符转换工具将字符转换为 8 进制 mif 文件存放到单端口的 ROM IP 核中,再从ROM 中把转换后的数据读取出来显示到 VGA 上,FPGA型号Cyclone4E系列中的EP4CE6F17C8,Quartus版本17.1。module top( input                       clk, input                       rst_n, //vga output         output                      vga_out_hs, //vga horizontal synchronization          output                      vga_out_vs, //vga vertical synchronization                   output[4:0]                 vga_out_r,  //vga red output[5:0]                 vga_out_g,  //vga green output[4:0]                 vga_out_b   //vga blue );wire                            video_clk;wire                            video_hs;wire                            video_vs;wire                            video_de;wire[7:0]                       video_r;wire[7:0]                       video_g;wire[7:0]                       video_b;wire                            osd_hs;wire                            osd_vs;wire                            osd_de;wire[7:0]                       osd_r;wire[7:0]                       osd_g;wire[7:0]                       osd_b;assign vga_out_hs = osd_hs;assign vga_out_vs = osd_vs;assign vga_out_r  = osd_r[7:3]; //discard low bit dataassign vga_out_g  = osd_g[7:2]; //discard low bit dataassign vga_out_b  = osd_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0                (clk                        ), .c0                    (video_clk                  ));color_bar color_bar_m0( .clk                   (video_clk                  ), .rst                   (~rst_n                     ), .hs                    (video_hs                   ), .vs                    (video_vs                   ), .de                    (video_de                   ), .rgb_r                 (video_r                    ), .rgb_g                 (video_g                    ), .rgb_b                 (video_b                    ));osd_display  osd_display_m0( .rst_n                 (rst_n                      ), .pclk                  (video_clk                  ), .i_hs                  (video_hs                   ), .i_vs                  (video_vs                   ), .i_de                  (video_de                   ), .i_data                ({video_r,video_g,video_b}  ), .o_hs                  (osd_hs                     ), .o_vs                  (osd_vs                     ), .o_de                  (osd_de                     ), .o_data                ({osd_r,osd_g,osd_b}        ));endmodule

    标签: fpga vga lcd

    上传时间: 2021-12-18

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  • 基于FPGA设计的sdram读写测试实验Verilog逻辑源码Quartus工程文件+文档说明 DR

    基于FPGA设计的sdram读写测试实验Verilog逻辑源码Quartus工程文件+文档说明,DRAM选用海力士公司的 HY57V2562 型号,容量为的 256Mbit,采用了 54 引脚的TSOP 封装, 数据宽度都为 16 位, 工作电压为 3.3V,并丏采用同步接口方式所有的信号都是时钟信号。FPGA型号Cyclone4E系列中的EP4CE6F17C8,Quartus版本17.1。timescale 1ps/1psmodule top(input                        clk,input                        rst_n,output[1:0]                  led,output                       sdram_clk,     //sdram clockoutput                       sdram_cke,     //sdram clock enableoutput                       sdram_cs_n,    //sdram chip selectoutput                       sdram_we_n,    //sdram write enableoutput                       sdram_cas_n,   //sdram column address strobeoutput                       sdram_ras_n,   //sdram row address strobeoutput[1:0]                  sdram_dqm,     //sdram data enable output[1:0]                  sdram_ba,      //sdram bank addressoutput[12:0]                 sdram_addr,    //sdram addressinout[15:0]                  sdram_dq       //sdram data);parameter MEM_DATA_BITS          = 16  ;        //external memory user interface data widthparameter ADDR_BITS              = 24  ;        //external memory user interface address widthparameter BUSRT_BITS             = 10  ;        //external memory user interface burst widthparameter BURST_SIZE             = 128 ;        //burst sizewire                             wr_burst_data_req;       // from external memory controller,write data request ,before data 1 clockwire                             wr_burst_finish;         // from external memory controller,burst write finish

    标签: fpga sdram verilog quartus

    上传时间: 2021-12-18

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  • 基于FPGA设计的vga显示测试实验Verilog逻辑源码Quartus工程文件+文档说明 FPGA

    基于FPGA设计的vga显示测试实验Verilog逻辑源码Quartus工程文件+文档说明,FPGA型号Cyclone4E系列中的EP4CE6F17C8,Quartus版本17.1。module top( input                       clk, input                       rst_n, //vga output         output                      vga_out_hs, //vga horizontal synchronization          output                      vga_out_vs, //vga vertical synchronization                   output[4:0]                 vga_out_r,  //vga red output[5:0]                 vga_out_g,  //vga green output[4:0]                 vga_out_b   //vga blue );wire                            video_clk;wire                            video_hs;wire                            video_vs;wire                            video_de;wire[7:0]                       video_r;wire[7:0]                       video_g;wire[7:0]                       video_b;assign vga_out_hs = video_hs;assign vga_out_vs = video_vs;assign vga_out_r  = video_r[7:3]; //discard low bit dataassign vga_out_g  = video_g[7:2]; //discard low bit dataassign vga_out_b  = video_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0(clk), .c0(video_clk));color_bar color_bar_m0( .clk(video_clk), .rst(~rst_n), .hs(video_hs), .vs(video_vs), .de(video_de), .rgb_r(video_r), .rgb_g(video_g), .rgb_b(video_b));endmodule

    标签: fpga vga显示 verilog quartus

    上传时间: 2021-12-19

    上传用户:kingwide

  • FPGA片内FIFO读写测试Verilog逻辑源码Quartus工程文件+文档说明 使用 FPGA

    FPGA片内FIFO读写测试Verilog逻辑源码Quartus工程文件+文档说明,使用 FPGA 内部的 FIFO 以及程序对该 FIFO 的数据读写操作。FPGA型号Cyclone4E系列中的EP4CE6F17C8,Quartus版本17.1。timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////module fifo_test( input clk,           //50MHz时钟 input rst_n              //复位信号,低电平有效 );//-----------------------------------------------------------localparam      W_IDLE      = 1;localparam      W_FIFO     = 2; localparam      R_IDLE      = 1;localparam      R_FIFO     = 2; reg[2:0]  write_state;reg[2:0]  next_write_state;reg[2:0]  read_state;reg[2:0]  next_read_state;reg[15:0] w_data;    //FIFO写数据wire      wr_en;    //FIFO写使能wire      rd_en;    //FIFO读使能wire[15:0] r_data; //FIFO读数据wire       full;  //FIFO满信号 wire       empty;  //FIFO空信号 wire[8:0]  rd_data_count;  wire[8:0]  wr_data_count;  ///产生FIFO写入的数据always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) write_state <= W_IDLE; else write_state <= next_write_state;endalways@(*)begin case(write_state) W_IDLE: if(empty == 1'b1)               //FIFO空, 开始写FIFO next_write_state <= W_FIFO; else next_write_state <= W_IDLE; W_FIFO: if(full == 1'b1)                //FIFO满 next_write_state <= W_IDLE; else next_write_state <= W_FIFO; default: next_write_state <= W_IDLE; endcaseendassign wr_en = (next_write_state == W_FIFO) ? 1'b1 : 1'b0; always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) w_data <= 16'd0; else    if (wr_en == 1'b1)     w_data <= w_data + 1'b1; else          w_data <= 16'd0; end///产生FIFO读的数据always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) read_state <= R_IDLE; else read_state <= next_read_state;endalways@(*)begin case(read_state) R_IDLE: if(full == 1'b1)               //FIFO满, 开始读FIFO next_read_state <= R_FIFO; else next_read_state <= R_IDLE; R_FIFO: if(empty == 1'b1)   

    标签: fpga fifo verilog quartus

    上传时间: 2021-12-19

    上传用户:20125101110

  • FPGA Verilog HDL设计温度传感器ds18b20温度读取并通过lcd1620和数码管显示

    FPGA Verilog HDL设计温度传感器ds18b20温度读取并通过lcd1620和8位LED数码管显示的QUARTUS II 12.0工程文件,包括完整的设计文件.V源码,可以做为你的学习及设计参考。module ds18b20lcd1602display ( Clk, Rst,      DQ,   //18B20数据端口 Txd,  //串口发送端口 LCD_Data, //lcd LCD_RS, LCD_RW, LCD_En, SMData, //数码管段码 SMCom   //数码管位码 );input Rst,Clk;output Txd,LCD_RS,LCD_En,LCD_RW;inout DQ;output[7:0] LCD_Data;output[7:0] SMData;output[3:0] SMCom;wire DataReady;//测温完成信号wire [15:0] MeasureResult;//DS18B20测温结果reg  [15:0] Temperature;//产生LCD的位码和段码LCD1602Display Gen_LCD(.resetin(Rst),.clkin(Clk),.Data16bIn(Temperature),.lcd_data(LCD_Data),.lcd_rs(LCD_RS),.lcd_rw(LCD_RW),.lcd_e(LCD_En)/*,.SMCom(SMCom)*/);//DS18B20测温和发送  DS18B20 TmpMeasureAndTx(.Rst(Rst),.Clk(Clk),.DQ(DQ),.Txd(Txd),.FinishFlag(DataReady),.Data16b(MeasureResult));//产生数码管的位码和段码SMDisplay Gen_SM(.Rst(Rst),.

    标签: fpga verilog hdl 温度传感器 ds18b20 lcd1620 数码显示

    上传时间: 2022-01-30

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  • spi 通信的master部分使用的verilog语言实现

    spi 通信的master部分使用的verilog语言实现,可以做为你的设计参考。module spi_master(rstb,clk,mlb,start,tdat,cdiv,din, ss,sck,dout,done,rdata);    input rstb,clk,mlb,start;    input [7:0] tdat;  //transmit data    input [1:0] cdiv;  //clock divider input din; output reg ss;  output reg sck;  output reg dout;     output reg done; output reg [7:0] rdata; //received dataparameter idle=2'b00; parameter send=2'b10; parameter finish=2'b11; reg [1:0] cur,nxt; reg [7:0] treg,rreg; reg [3:0] nbit; reg [4:0] mid,cnt; reg shift,clr;

    标签: spi 通信 master verilog

    上传时间: 2022-02-03

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  • verilog实现I2C通信的slave模块源码状态机设位计可做I2C接口的仿真模型

    verilog实现I2C通信的slave模块源码状态机设位计可做I2C接口的仿真模型//`timescale 1ns/1psmodule I2C_slv (input [6:0] slv_id,input       RESET,input       scl_i,      //I2C clkinput       sda_i,      //I2C data ininput [7:0] I2C_RDDATA,////////////////////////output reg       sda_o,     //I2C data outoutput reg       reg_w,     //reg write enable pulse (1T of scl_i)output reg [7:0] I2C_ADDR,output reg [7:0] I2C_DATA);  parameter ST_ADDR    = 4'd0;  parameter ST_ACK     = 4'd1;  parameter ST_WDATA1  = 4'd2;  parameter ST_WACK1   = 4'd3;  parameter ST_WDATA2  = 4'd4;  parameter ST_WACK2   = 4'd5;  parameter ST_WDATA3  = 4'd6;  parameter ST_WACK3   = 4'd7;  parameter ST_RDATA1  = 4'd8;  parameter ST_RACK1   = 4'd9;  parameter ST_IDLE    = 4'd15;//---------------------------------------------------------------------------// Signal Declaration//---------------------------------------------------------------------------  reg        i2c_start_n, i2c_stop_n;  //wire       RESET_scl;  wire       i2c_stp_n, i2c_RESET;  reg [3:0]  i2c_cs, i2c_ns;  reg [3:0]  cnt_bit;  reg [7:0]  d_vec;  reg        i2c_rd, i2c_ack;  reg [7:0]  I2C_RDDATA_latch;

    标签: verilog i2c 通信 slave

    上传时间: 2022-02-03

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