riscMCU的VHDL实现，内附有modelsim仿真testbench和文档说明
标签： riscMCU VHDL
上传时间： 2014-12-02
上传用户：daoxiang126
full adder设计代码，verilog 语言描述，通过modelsim 仿真，quartus综合
标签： adder full 代码
上传时间： 2015-11-20
上传用户：标点符号
介绍了除法器的设计，采用verilogHDL语言，利用modelsim仿真验证，压缩包中包含了流程图
标签： 除法器
上传时间： 2016-02-04
上传用户：chenlong
介绍了几种常用的乘法器的设计，carry_save_mult，ripple_carry_mult等，压缩包中包含结构流程图，用verilogHDL语言，采用modelsim仿真验证
标签： 乘法器
上传时间： 2013-12-19
上传用户：pompey
一个实现简单的数字锁相环Verilog代码，本人借鉴网上现有的代码后经修改在Cyclone II上调通实现，里面有modelsim仿真成功的波形图
标签： Verilog 数字锁相环 代码
上传时间： 2014-01-22
上传用户：003030
I2c中通信的从机发送和接收信息的Verilog程序测试模块，用modelsim仿真通过
标签： Verilog I2c 通信 发送
上传时间： 2014-01-26
上传用户：tuilp1a
应用VHDL编写程序， 利用modelsim仿真CPU
标签： VHDL 编写 程序
上传时间： 2016-07-24
上传用户：ccclll
Verilog-RISC CPU 代码 实现了简单的RISC cpu，可供初学者参考，学习硬件描述语言，及设计方法。该程序通过了modelsim仿真验证。 北航
标签： Verilog-RISC RISC CPU cpu
上传时间： 2016-12-25
上传用户：han_zh
I2C总线Verilog源代码描述，modelsim仿真
标签： Verilog I2C 总线 源代码
上传时间： 2013-12-25
上传用户：koulian
好用的UART通信源码，使用Verilog 编写 在QUARTUS下完成，并用modelsim仿真通过
标签： UART 通信 源码
上传时间： 2017-01-01
上传用户：jyycc
