用户接口Wishbone bus 接口， 驱动LPC master去主动访问 slave 寄存器表（地址可更改） 读取到寄存器封装到用户层 可按要求更改设计
标签： LPC Wishbone Verilog Specification
上传时间： 2020-05-21
上传用户：verilog_86
FPGA HArd Ethercat Master
上传时间： 2020-05-30
上传用户：q8360428
magnify jQuery插件 magnify jQuery插件 magnify jQuery插件
标签： magnify jQuery
上传时间： 2020-06-20
上传用户：adada
ASIO2WASAPI-master源码
标签： ASIO2WASAPI-master 源码
上传时间： 2021-10-19
上传用户：nqwang
spi 通信的master部分使用的verilog语言实现，可以做为你的设计参考。module spi_master(rstb,clk,mlb,start,tdat,cdiv,din, ss,sck,dout,done,rdata); input rstb,clk,mlb,start; input [7:0] tdat; //transmit data input [1:0] cdiv; //clock divider input din; output reg ss; output reg sck; output reg dout; output reg done; output reg [7:0] rdata; //received dataparameter idle=2'b00; parameter send=2'b10; parameter finish=2'b11; reg [1:0] cur,nxt; reg [7:0] treg,rreg; reg [3:0] nbit; reg [4:0] mid,cnt; reg shift,clr;
上传时间： 2022-02-03
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完整的经过验证的IIC MASTER（verilog ），完整的经过验证的IIC MASTER（verilog ）
上传时间： 2022-05-18
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Chrome-Setup-Lifetime-Free-3.7.0-master.zip
标签： chrome
上传时间： 2022-06-26
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TTCAN协议在CAN协议基础之上，将事件触发机制与实时性更高的时间触发机制相结合，提高了网络实时性，满足对安全性要求苛刻的实时系统以及总线日益增长的信息负载的需求；同时，CAN总线技术的基础为TTCAN总线技术研究奠定了很好的软硬件支持条件。 论文首先介绍了TTCAN协议的通讯原理、软硬件环境的建立和总线网络性能的测试方法。 按照ISO11898－4标准的要求，在自主研发的CAN总线实时仿真系统上结合软件编程能够实现TTCAN协议的时间触发通讯功能，使整个系统成为具有时间触发功能的TTCAN总线通讯网络，得到网络要采用TTCAN协议通讯时各ECU必须具备稳定可靠的本地时钟和相应的时钟同步和计数机制的结论。 结合混合动力电动汽车动力系统对采用TTCAN协议通讯时的网络性能进行了测试和分析，结果表明，TTCAN网络中周期型消息的实时性不受网络中其他消息的影响，时间触发通讯方式和系统矩阵的调度安排在一定程度上减少了总线上消息间的冲突，提高了网络实时性和总线带宽利用率。 对比分析同等条件下TTCAN总线网络和CAN总线网络的性能，TTCAN协议能够保证网络总线在高峰值负载的情况下网络的实时性。 研究了对TTCAN总线网络中time master（时间主节点）和reference message（参考消息）进行故障诊断和容错的方法，通过实验验证了采用冗余的方式能够保证当前时间意义上的主节点和参考消息故障情况下整个网络的性能不受影响，提高故障情况下网络的可靠性。
上传时间： 2013-04-24
上传用户：refent
串口通讯大师源代码，相互学习嘛，蛮不错的rs232调试程序-Serial communication master source code and learn from each other do
标签： serial_COM
上传时间： 2013-07-06
上传用户：zhangjt
英文描述： Dual Negative-Edge-Triggered Master-Slave J-K Flip-Flops with Clear and Complementary Outputs 中文描述： 双下降沿触发主从JK触发器明确和互补输出
上传时间： 2013-04-24
上传用户：黄华强
