Boundary-Scan Description file (BSD) for the AT91SAM7X256, AT91SAM7X128, AT91SAM7XC256, AT91SAM7XC128 in bga package.
标签： SAM AT 91 Boundary-Scan
上传时间： 2016-05-29
上传用户：lyy1234
精心整理的S3C2410引脚排列图，S3C2410 bga布线PCB必备！建议画板子时先对照该图，找找规律，可以起到事半功倍的效果！
上传时间： 2014-01-06
上传用户：zhaiye
Low-power Solution for DSP Intensive Audio Applications
上传时间： 2017-03-31
上传用户：arsenalcn
是否要先打开ALLEGRO? 不需要(当然你的机器须有CADENCE系统)。生成完封装后在你的输出目录下就会有几千个器件（全部生成的话）,默认输出目录为c:\MySym\. Level里面的Minimum, Nominal, Maximum 是什么意思？ 对应ipc7351A的ABC封装吗？ 是的 能否将MOST, NOMINAL, LEAST三种有差别的封装在命名上也体现出差别？ NOMINAL 的名称最后没有后缀，MOST的后缀自动添加“Ｍ”，LEAST的后缀自动添加“L”，你看看生成的库名称就知道了。（直插件以及特别的器件，如bga等是没有MOST和LEAST级别的，对这类器件只有NOMINAL） IC焊盘用长方形好像比用椭圆形的好，能不能生成长方形的？ 嗯。。。。基本上应该是非直角的焊盘比矩形的焊盘好，我记不得是AMD还是NS还是AD公司专门有篇文档讨论了这个问题，如果没有记错的话至少有以下好处：信号质量好、更省空间（特别是紧密设计中）、更省锡量。我过去有一篇帖子有一个倒角焊盘的SKILL，用于晶振电路和高速器件（如DDR的滤波电容)，原因是对宽度比较大的矩形用椭圆焊盘也不合适，这种情况下用自定义的矩形倒角焊盘就比较好了－－－你可以从网上另外一个DDR设计的例子中看到。 当然，我已经在程序中添加了一选择项，对一些矩形焊盘可以选择倒角方式. 刚才试了一下，感觉器件的命名的规范性不是太好，另好像不能生成器件的DEVICE文件，我没RUN完。。。 这个程序的命名方法基本参照IPC-7351，每个人都有自己的命名嗜好，仍是不好统一的；我是比较懒的啦，所以就尽量靠近IPC-7351了。 至于DEVICE，的选项已经添加 (这就是批量程序的好处，代码中加一行，重新生产的上千上万个封装就都有新东西了)。 你的库都是"-"的,请问用过ALLEGRO的兄弟,你们的FOOTPRINT认"-"吗?反正我的ALLEGRO只认"_"(下划线) 用“－”应该没有问题的，焊盘的命名我用的是"_"（这个一直没改动过）。 部分丝印画在焊盘上了。 丝印的问题我早已知道，只是尽量避免开（我有个可配置的SilkGap变量）,不过工作量比较大，有些已经改过，有些还没有；另外我没有特别费功夫在丝印上的另一个原因是，我通常最后用AUTO-SILK的来合并相关的层，这样既方便快捷也统一各个器件的丝印间距，用AUTO-SILK的话丝印线会自动避开SOLDER-MASK的。 点击allegro后命令行出现E- Can't change to directory: Files\FPM，什么原因？ 我想你一定是将FPM安装在一个含空格的目录里面了，比如C:\Program Files\等等之类，在自定义安装目录的时候该目录名不能含有空格，且存放生成的封装的目录名也不能含有空格。你如果用默认安装的话应该是不会有问题的, 默认FPM安装在C:\FPM，默认存放封装的目录为C:\MYSYM 0.04版用spb15.51生成时.allegro会死机.以前版本的Allegro封装生成器用spb15.51生成时没有死机现象 我在生成MELF类封装的时候有过一次死机现象，估计是文件操作错误导致ALLEGRO死机，原因是我没有找到在ｓｋｉｌｌ里面直接生成SHAPE焊盘的方法（FLASH和常规焊盘没问题）, 查了下资料也没有找到解决方法，所以只得在外部调用SCRIPT来将就一下了。（下次我再查查看），用SCRIPT的话文件访问比较频繁（幸好目前MELF类的器件不多）. 解决办法： １、对MELF类器件单独选择生成，其它的应该可以一次生成。 ２、试试最新的版本(当前0.05) 请说明运行在哪类器件的时候ALLEGRO出错，如果不是在MELF附近的话，请告知，谢谢。 用FPM0.04生成的封装好像文件都比较大，比如CAPC、RES等器件，都是300多K，而自己建的或采用PCB Libraries Eval生成的封装一般才几十K到100K左右，不知封装是不是包含了更多的信息？ 我的每个封装文件包含了几个文字层（REF,VAL,TOL,DEV,PARTNUMBER等),SILK和ASSEM也是分开的，BOND层和高度信息，还有些定位线(在DISP层）,可能这些越来越丰富的信息加大了生成文件的尺寸.你如果想看有什么内容的话，打开所有层就看见了（或REPORT） 非常感谢 LiWenHui 发现的BUG, 已经找到原因，是下面这行： axlDBChangeDesignExtents( '((-1000 -1000) (1000 1000))) 有尺寸空间开得太大，后又没有压缩的原因，现在生成的封装也只有几十K了，0.05版已经修复这个BUG了。 Allegro封装生成器0.04生成do-27封装不正确,生成封装的焊盘的位号为a,c.应该是A,B或者1,2才对. 呵呵，DIODE通常管脚名为AC(A = anode, C = cathode) 也有用AK 或 12的， 极少见AB。 除了DIODE和极个别插件以及bga外，焊盘名字以数字为主, 下次我给DIODE一个选择项，可以选择AC 或 12 或 AK, 至于TRANSISTER我就不去区分BCE/CBE/ECB/EBC/GDS/GSD/DSG/DGS/SGD/SDG等了，这样会没完没了的，我将对TRANSISTER强制统一以数字编号了，如果用家非要改变，只得在生成库后手工修改。
标签： Footprint Maker 0.08 FPM skill
上传时间： 2018-01-10
上传用户：digitzing
如果 PCB 用排线连接，控制排线对应的插头插座必须成直线，不交叉、不扭曲。 连续的 40PIN 排针、排插必须隔开 2mm 以上。 考虑信号流向，合理安排布局，使信号流向尽可能保持一致。 输入、输出元件尽量远离。 电压的元器件应尽量放在调试时手不易触及的地方。 驱动芯片应靠近连接器。 有高频连线的元件尽可能靠近，以减少高频信号的分布参数和电磁干扰。 对于同一功能或模组电路，分立元件靠近芯片放置。 连接器根据实际情况必须尽量靠边放置。 开关电源尽量靠近输入电源座。 bga 等封装的元器件不应放于 PCB 板正中间等易变形区 bga 等阵列器件不能放在底面， PLCC 、 QFP 等器件不宜放在底层。 多个电感近距离放置时应相互垂直以消除互感。 元件的放置尽量做到模块化并连线最短。 在保证电气性能的前提下，尽量按照均匀分布、重心平衡、版面美观的标准优化布局。 按电路模块进行布局，实现同一功能的相关电路称为一个模块，电路模块中的元件应采用就近集 中原则，同时数字电路和模拟电路分开； 定位孔、标准孔等非安装孔周围 1.27mm 内不得贴装元、器件，螺钉等安装孔周围 紧固件安装孔、椭圆孔及板中其它方孔外侧距板边的尺寸大于 3mm ； 发热元件不能紧邻导线和热敏元件；高热器件要均衡分布；
上传时间： 2021-06-25
上传用户：xiangshuai
常用芯片表贴芯片表贴电阻电容STM封装库AD库（ATIUM PCB封装库）:PCB Library : 常用芯片表贴芯片表贴电阻电容STM封装库AD库（ATIUM PCB封装库）.PcbLibDate : 2021/5/14Time : 16:14:01Component Count : 463Component Name-----------------------------------------------LC-12-DIPH-300LC-0201LC-0201_CLC-0201_LLC-0201_RLC-0402LC-0402_CLC-0402_LLC-0402_RLC-0402_Rx2LC-0402_Rx4LC-0603LC-0603_CLC-0603_Cx4LC-0603_LLC-0603_LEDLC-0603_RLC-0603_Rx2LC-0603_Rx4LC-0805LC-0805_CLC-0805_LLC-0805_LEDLC-0805_RLC-1206LC-1206_CLC-1206_LLC-1206_RLC-1210LC-1210_CLC-1210_RLC-1806LC-1806_CLC-1806_LLC-1806_RLC-1808LC-1808_CLC-1808_LLC-1808_RLC-1812LC-1812_CLC-1812_LLC-1812_RLC-1825LC-1825_CLC-1825_LLC-1825_RLC-2010LC-2010_CLC-2010_LLC-2010_RLC-2220LC-2220_CLC-2220_LLC-2220_RLC-2225LC-2225_CLC-2225_RLC-2512LC-2512_CLC-2512_LLC-2512_RLC-ABSLC-bga-14LC-bga-84_7.5x12.5mmLC-bga-121LC-bga-143LC-BR-3LC-BR-6LC-BR-10LC-CASE 017AA-01LC-CASE-A_3216LC-CASE-B_3528LC-CASE-C_6032LC-CASE-D_7343LC-CASE-E_7343LC-CASE-P_2012LC-CASE-R_2012LC-DBLC-DBSLC-DFN-2LLC-DFN-8_3x3mmLC-DFN-8_5x6mmLC-DFN-10_3x3mmLC-DFN-10_EP_3x3mmLC-DIP-4LC-DIP-5LC-DIP-6LC-DIP-7LC-DIP-8LC-DIP-14LC-DIP-16LC-DIP-18LC-DIP-20LC-DIP-24_300milLC-DIP-24_600milLC-DIP-28_300milLC-DIP-28_600milLC-DIP-40LC-DO-15LC-DO-27LC-DO-35LC-DO-41LC-DO-201ADLC-DO-213AALC-DO-213ABLC-DO-218ABLC-DSON-10LC-Fbga-84_9x12.5mmLC-Fbga-96_8x14mmLC-Fbga-256LC-Fbga-272LC-Fbga-289LC-Fbga-484LC-Fbga-780LC-GBJLC-GBULC-GDTs_SMDLC-GDTs_THTLC-HC-49SLC-HC-49SMDLC-HC-49ULC-HTSSOP-32LC-HVMDIPLC-HVQFN-32_5x5x05PLC-HZIP25-P-1.27LC-KBJLC-KBLLC-KBPLC-KBPCLC-KBULC-LBSLC-LFbga-217LC-LFCSP-8_3x2x05PLC-LFCSP-8_3x3x05PLC-LFCSP-16_4x4x05PLC-LFCSP-20_4x4x05PLC-LFCSP-24_4x4x05PLC-LFCSP-28_5x5x05PLC-LFCSP40_6x6x05PLC-LFCSP56_8x8x05PLC-LGA-8_3x5mmLC-LGA-14_3x5mmLC-LGA-16_3x3mmLC-LGA-16_4x4mmLC-LL-34LC-LL-35LC-LL-41LC-LPCC-148LC-LQFP-32_7x7x08PLC-LQFP-44_10x10x08PLC-LQFP-48_7x7x05P
上传时间： 2021-12-02
上传用户：
protel99se原理图库+封装库电路设计protel库合集（包括2000多个封装文件），包括已经分类的原理图和PCB封装库文件，LIB后缀+DDB后缀工程封装库文件，包括电阻电容电感保险丝二极管三极管继电器插口接口器件SOP SOIC QFN TQFP SOJ SOL SO bga 等各类常用芯片封装，各类开关，变压器，MOS管，晶振等，基本上包括了市面上的常用器件，可以直接用于你的电路设计。
标签： protel99se 封装 电路设计 protel
上传时间： 2021-12-19
上传用户：XuVshu
Xilinx FPGA Virtex-7 全系列（AD集成封装库），IntLib后缀文件，PCB封装带3D视图，拆分后文件为PcbLib+SchLib格式，Altium Designer原理图库+PCB封装库，集成封装型号列表：Library Component Count : 157Name Description----------------------------------------------------------------------------------------------------XC7V2000T-1FHG1761C Virtex-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball bga, Speed Grade 1, Commerical Grade, Pb-FreeXC7V2000T-1FHG1761I Virtex-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball bga, Speed Grade 1, Industrial Grade, Pb-FreeXC7V2000T-1FLG1925C Virtex-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball bga, Speed Grade 1, Commercial Grade, Pb-FreeXC7V2000T-1FLG1925I Virtex-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball bga, Speed Grade 1, Industrial Grade, Pb-FreeXC7V2000T-2FHG1761C Virtex-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball bga, Speed Grade 2, Commerical Grade, Pb-FreeXC7V2000T-2FLG1925C Virtex-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball bga, Speed Grade 2, Commercial Grade, Pb-FreeXC7V2000T-2GFHG1761EVirtex-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball bga, Speed Grade 2G, Extended Grade, Pb-FreeXC7V2000T-2GFLG1925EVirtex-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball bga, Speed Grade 2G, Extended Grade, Pb-FreeXC7V2000T-2LFHG1761EVirtex-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball bga, Speed Grade 2L, Extended Grade, Pb-FreeXC7V2000T-2LFLG1925EVirtex-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball bga, Speed Grade 2L, Extended Grade, Pb-FreeXC7V585T-1FFG1157C Virtex-7 FPGA, 850 User I/Os, 20 GTX, 1156-Ball bga, Speed Grade 1, Commercial Grade, Pb-FreeXC7V585T-1FFG1157I Virtex-7 FPGA, 850 User I/Os, 20 GTX, 1156-Ball bga, Speed Grade 1, Industrial Grade, Pb-FreeXC7V585T-1FFG1761C Virtex-7 FPGA, 850 User I/Os, 36 GTX, 1760-Ball bga, Speed Grade 1, Commercial Grade, Pb-FreeXC7V585T-1FFG1761I Virtex-7 FPGA, 850 User I/Os, 36 GTX, 1760-Ball bga, Speed Grade 1, Industrial Grade, Pb-FreeXC7V585T-2FFG1157C Virtex-7 FPGA, 850 User I/Os, 20 GTX, 1156-Ball bga, Speed Grade 2, Commercial Grade, Pb-FreeXC7V
上传时间： 2021-12-22
上传用户：aben
Xilinx FPGA Artix-7 全系列（AD集成封装库），IntLib后缀文件，PCB封装带3D视图，拆分后文件为PcbLib+SchLib格式，Altium Designer原理图库+PCB封装库，集成封装型号列表：Library Component Count : 48Name Description----------------------------------------------------------------------------------------------------XC7A100T-1CSG324C Artix-7 FPGA, 210 User I/Os, 0 GTP, 324-Ball bga, Speed Grade 1, Commercial Grade, Pb-FreeXC7A100T-1CSG324I Artix-7 FPGA, 210 User I/Os, 0 GTP, 324-Ball bga, Speed Grade 1, Industrial Grade, Pb-FreeXC7A100T-1FGG484C Artix-7 FPGA, 285 User I/Os, 4 GTP, 484-Ball bga, Speed Grade 1, Commercial Grade, Pb-FreeXC7A100T-1FGG484I Artix-7 FPGA, 285 User I/Os, 4 GTP, 484-Ball bga, Speed Grade 1, Industrial Grade, Pb-FreeXC7A100T-1FGG676C Artix-7 FPGA, 300 User I/Os, 8 GTP, 676-Ball bga, Speed Grade 1, Commercial Grade, Pb-FreeXC7A100T-1FGG676I Artix-7 FPGA, 300 User I/Os, 8 GTP, 676-Ball bga, Speed Grade 1, Industrial Grade, Pb-FreeXC7A100T-1FTG256C Artix-7 FPGA, 170 User I/Os, 0 GTP, 256-Ball bga, Speed Grade 1, Commercial Grade, Pb-FreeXC7A100T-1FTG256I Artix-7 FPGA, 170 User I/Os, 0 GTP, 256-Ball bga, Speed Grade 1, Industrial Grade, Pb-FreeXC7A100T-2CSG324C Artix-7 FPGA, 210 User I/Os, 0 GTP, 324-Ball bga, Speed Grade 2, Commercial Grade, Pb-FreeXC7A100T-2CSG324I Artix-7 FPGA, 210 User I/Os, 0 GTP, 324-Ball bga, Speed Grade 2, Industrial Grade, Pb-FreeXC7A100T-2FGG484C Artix-7 FPGA, 285 User I/Os, 4 GTP, 484-Ball bga, Speed Grade 2, Commercial Grade, Pb-FreeXC7A100T-2FGG484I Artix-7 FPGA, 285 User I/Os, 4 GTP, 484-Ball bga, Speed Grade 2, Industrial Grade, Pb-FreeXC7A100T-2FGG676C Artix-7 FPGA, 300 User I/Os, 8 GTP, 676-Ball bga, Speed Grade 2, Commercial Grade, Pb-FreeXC7A100T-2FGG676I Artix-7 FPGA, 300 User I/Os, 8 GTP, 676-Ball bga, Speed Grade 2, Industrial Grade, Pb-FreeXC7A100T-2FTG256C Artix-7 FPGA, 170 User I/Os, 0 GTP, 256-Ball bga, Speed Grade 2, Commercial Grade, Pb-FreeXC7A100T-2FTG256I Artix-7 FPGA, 170 User I/Os, 0 GTP, 2
上传时间： 2021-12-22
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FPGA开发全攻略(下册) 如何克服 FPGA I/O 引脚分配挑战 作者：Brian Jackson 产品营销经理Xilinx, Inc. brian.jackson@xilinx.com 对于需要在 PCB 板上使用大规模 FPGA 器件的设计人员来说，I/O 引脚分配是必须面对的众多挑战之一。 由于众多原因，许多设计人员发表为大型 FPGA 器件和高级 bga 封装确定 I/O 引脚配置或布局方案越来越困难。 但是组合运用多种智能 I/O 规划工具，能够使引脚分配过程变得更轻松。 在 PCB 上定义 FPGA 器件的 I/O 引脚布局是一项艰巨的设计挑战，即可能帮助设计快速完成，也有可能造 成设计失败。 在此过程中必须平衡 FPGA 和 PCB 两方面的要求，同时还要并行完成两者的设计。 如果仅仅针 对 PCB 或 FPGA 进行引脚布局优化，那么可能在另一方面引起设计问题。 为了解引脚分配所引起的后果，需要以可视化形式显示出 PCB 布局和 FPGA 物理器件引脚，以及内部 FPGA I/O 点和相关资源。 不幸的是，到今天为止还没有单个工具或方法能够同时满足所有这些协同设计需求。 然而，可以结合不同的技术和策略来优化引脚规划流程并积极采用 Xilinx® PinAhead 技术等新协同设计工 具来发展出一套有效的引脚分配和布局方法。 赛灵思公司在 ISE™ 软件设计套件 10.1 版中包含了 PinAhead。 赛灵思公司开发了一种规则驱动的方法。首先根据 PCB 和 FPGA 设计要求定义一套初始引脚布局，这样利 用与最终版本非常接近的引脚布局设计小组就可以尽可能早地开始各自的设计流程。 如果在设计流程的后期由 于 PCB 布线或内部 FPGA 性能问题而需要进行调整，在采用这一方法晨这些问题通常也已经局部化了，只需要 在 PCB 或 FPGA 设计中进行很小的设计修改。
标签： FPGA开发全攻略
上传时间： 2022-03-28
上传用户：默默
