Vivado

Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于AMBAAXI4互联规范、IP-XACTIP封装元数据、工具命令语言(TCL)、Synopsys系统约束(SDC)以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的Vivado工具把各类可编程技术结合在一起，能够扩展多达1亿个等效ASIC门的设计。

Vivado时序约束

Synopsys' widely-used design constraints format, known as SDC, describes the "design intent" and surrounding constraints for synthesis, clocking, timing, power, test and environmental and operating conditions. SDC has been in use and evolving for more than 20 years, making it the most popular and proven format for describing design constraints. Essentially all synthesized designs use SDC and numerous EDA companies have translators that can read and process SDC.

标签： Vivado 时序约束

上传时间： 2018-07-13

上传用户：yalsim
xilinx的SDC文件使用手册

xilinx的SDC文件使用手册，供Vivado开发人员使用

标签： xilinx SDC 使用手册

上传时间： 2020-02-11

上传用户：蒙奇D小鬼
模5计数器verilog

verilog语言设计模5计数器，包括源程序和仿真程序，Vivado软件可直接下载运行。

标签： verilog 模计数器

上传时间： 2020-05-05

上传用户：may14
pg058-blk-mem-gen

Vivado Block MemoryGenerator v8.4 详细技术文档

标签： blk-mem-gen 058 pg

上传时间： 2020-10-28

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Xilinx FPGA设计权威指南 Vivado 2014集成开发环境第3部分

Xilinx FPGA设计权威指南第3部分本资源较大，分为三个分别，全部下载完即可解压打开：part1：https://dl.21ic.com/download/fpga-441445.html part2：https://dl.21ic.com/download/fpga-441446.html part3：https://dl.21ic.com/download/fpga-441447.html

标签： xilinx fpga

上传时间： 2022-03-21

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Xilinx FPGA设计权威指南 Vivado 2014集成开发环境第2部分

Xilinx FPGA设计权威指南第2部分本资源较大，分为三个分别，全部下载完即可解压打开：part1：https://dl.21ic.com/download/fpga-441445.html part2：https://dl.21ic.com/download/fpga-441446.html part3：https://dl.21ic.com/download/fpga-441447.html

标签： xilinx fpga

上传时间： 2022-03-21

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Xilinx FPGA设计权威指南 Vivado 2014集成开发环境第1部分

Xilinx FPGA设计权威指南-何宾本资源较大，分为三个分别，全部下载完即可解压打开：part1：https://dl.21ic.com/download/fpga-441445.html part2：https://dl.21ic.com/download/fpga-441446.html part3：https://dl.21ic.com/download/fpga-441447.html

标签： xilinx fpga

上传时间： 2022-03-21

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ddr3应用讲解

ddr3应用讲解，包括在Vivado中ddr3 ip核的建立过程以及相关程序讲解。

标签： ddr3

上传时间： 2022-06-07

上传用户：bluedrops
DDR3_FIFO代码及设计文档

DDR3_FIFO代码及设计文档将DDR3封装成fifo，使用MIG ip core进行DDR3的读写操作，外部看是一个fifo接口，内部使用ip core，有详细的设计文档和代码能有查看。本代码在Vivado平台上仿真并进行测试。

标签： ddr3 fifo

上传时间： 2022-06-09

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Xilinx_FPGA设计权威指南_Vivado集成设计环境

经典FGPA学习书籍 Xilinx FPGA设计权威指南 Vivado集成设计环境全书共分8章，内容包括： Vivado设计导论、Vivado工程模式和非工程模式设计流程、Vivado调试流程、基于IP的嵌入式系统设计流程、Vivado HLS设计流程、System Generator设计流程、Vivado部分可重配置设计流程和Vivado高级设计技术。本书参考了Xilinx公司提供的Vivado最新设计资料，理论与应用并重，将Xilinx公司最新的设计方法贯穿在具体的设计实现中。本书可作为使用Xilinx Vivado集成开发环境进行FPGA设计的工程技术人员的参考用书，也可作为电子信息类专业高年级本科生和研究生的教学用书，同时也可作为Xilinx公司的培训教材。本书全面系统地介绍了Xilinx新一代集成开发环境Vivado的设计方法、设计流程和具体实现。

标签： fpga Vivado

上传时间： 2022-06-10

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Vivado

Vivado时序约束

xilinx的SDC文件使用手册

模5计数器verilog

pg058-blk-mem-gen

Xilinx FPGA设计权威指南 Vivado 2014集成开发环境第3部分

Xilinx FPGA设计权威指南 Vivado 2014集成开发环境第2部分

Xilinx FPGA设计权威指南 Vivado 2014集成开发环境第1部分

ddr3应用讲解

DDR3_FIFO代码及设计文档

Xilinx_FPGA设计权威指南_Vivado集成设计环境