Verilog HDL综合实验源代码,比较实用
上传时间: 2016-01-19
上传用户:tb_6877751
用Verilog HDL写的数字时钟,已经在开发板上验证过的,绝对原创,使用数码管进行显示!
上传时间: 2013-12-03
上传用户:lnnn30
占用资源少的Verilog HDL uart接口;采用固定波特率115200,可以修改程序中的分频来修改波特率,模式为1个启始位,8位数据位,1个停止位;带1字节缓存;当缓存空时输出空信号
上传时间: 2013-12-28
上传用户:kikye
verilog设计练习进阶,针对的读者是 Verilog HDL的初学者。
上传时间: 2014-01-24
上传用户:thinode
this is a Verilog HDL language referance book , tell you the basic useage of this language.
标签: language this referance verilog
上传时间: 2016-02-06
上传用户:日光微澜
Quick Reference for Verilog HDL
标签: Reference Verilog Quick HDL
上传时间: 2016-02-08
上传用户:时代电子小智
第一章 数字信号处理、计算、程序、算法和硬线逻辑的基本概念 第二章 Verilog HDL设计方法概述 第三章 Verilog HDL的基本语法 第四章 不同抽象级别的Verilog HDL模型 第五章 基本运算逻辑和它们的Verilog HDL模型 第六章 运算和数据流动控制逻辑 第七章 有限状态机和可综合风格的Verilog HDL
上传时间: 2016-02-08
上传用户:ardager
非常号的Verilog HDL教学源码,大家多
上传时间: 2014-01-06
上传用户:plsee
Verilog HDL 高级数字设计源码 _chapter4
上传时间: 2014-01-03
上传用户:cooran
Verilog HDL 高级数字设计源码 _chapter5
上传时间: 2013-12-26
上传用户:agent