介绍Verilog HDL, 内容包括： – Verilog应用 – Verilog语言的构成元素 – 结构级描述及仿真 – 行为级描述及仿真 – 延时的特点及说明 – 介绍Verilog testbench • 激励和控制和描述 • 结果的产生及验证 – 任务task及函数function – 用户定义的基本单元(primitive) – 可综合的Verilog描述风格
上传时间： 2013-12-19
上传用户：shanml
十六进制转十进制程序，采用Verilog语言编写，cyclongiii上测试可用
标签： cycloneiii verilog 十六进制 十进制 程序 测试 语言 编写
上传时间： 2016-07-25
上传用户：londin_liang
spi 通信的master部分使用的Verilog语言实现，可以做为你的设计参考。module spi_master(rstb,clk,mlb,start,tdat,cdiv,din, ss,sck,dout,done,rdata); input rstb,clk,mlb,start; input [7:0] tdat; //transmit data input [1:0] cdiv; //clock divider input din; output reg ss; output reg sck; output reg dout; output reg done; output reg [7:0] rdata; //received dataparameter idle=2'b00; parameter send=2'b10; parameter finish=2'b11; reg [1:0] cur,nxt; reg [7:0] treg,rreg; reg [3:0] nbit; reg [4:0] mid,cnt; reg shift,clr;
上传时间： 2022-02-03
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用Verilog语言编写UART串口，并附有测试文件
上传时间： 2022-02-03
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该文档为FPGA开发语言——Verilog语言详细教程文档，是一份很不错的参考资料，具有较高参考价值，感兴趣的可以下载看看………………
标签： fpga
上传时间： 2022-04-28
上传用户：qingfengchizhu
采用用Verilog语言编写的全数字锁相环的源代码，适合感兴趣的学习者学习，可以提高自己的能力，大家可以多交流哈
标签： verilog
上传时间： 2022-05-22
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FPGA实现UDP协议栈，Verilog语言附带说明，测试激励以及测试工具
上传时间： 2022-06-22
上传用户：qingfengchizhu
EMIF接口调试代码，使用的是Verilog语言，FPGA与DSP通信，测试成功.
上传时间： 2022-06-27
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使用Basys2开发板，Verilog语言，外接PS2键盘，来实现电子琴的发音及歌曲演奏.rar
标签： verilog
上传时间： 2022-06-28
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Ethernet(以太网)verilog ip core用verilogHDL语言写的以太网软核，对学习Verilog语言和以太网有很大帮助。
标签： verilogHDL Ethernet verilog core
上传时间： 2016-04-25
上传用户：sclyutian
