VERILOG hdl

第一章数字信号处理、计算、程序、算法和硬线逻辑的基本概念第二章 VERILOG hdl设计方法概述第三章 VERILOG hdl的基本语法第四章不同抽象级别的VERILOG hdl

第一章数字信号处理、计算、程序、算法和硬线逻辑的基本概念第二章 VERILOG hdl设计方法概述第三章 VERILOG hdl的基本语法第四章不同抽象级别的VERILOG hdl模型第五章基本运算逻辑和它们的VERILOG hdl模型第六章运算和数据流动控制逻辑

标签： Verilog HDL 数字信号处理基本概念

上传时间： 2014-01-27

上传用户：sclyutian
是一本好书,VERILOG hdl,a guide to digital design and synthesis

是一本好书,VERILOG hdl,a guide to digital design and synthesis

标签： synthesis verilog digital design

上传时间： 2015-07-14

上传用户：熊少锋
VERILOG hdl 实际工控项目源码开发工具 altera quartus2

VERILOG hdl 实际工控项目源码开发工具 altera quartus2

标签： quartus2 VERILOG altera HDL

上传时间： 2013-12-29

上传用户：banyou
硬件描述语言,VERILOG hdl,实现了解码器的设计

硬件描述语言,VERILOG hdl,实现了解码器的设计

标签： verilog HDL 硬件描述语言解码器

上传时间： 2013-12-22

上传用户：sclyutian
VERILOG hdl语言编写的5分频电路。采用两路时钟相逻辑作用产生。

VERILOG hdl语言编写的5分频电路。采用两路时钟相逻辑作用产生。

标签： Verilog HDL 语言编写

上传时间： 2015-07-18

上传用户：yulg
VERILOG hdl编写的串并转换。采用iout类型口。包含源文件和测试文件。用Modsim编译。

VERILOG hdl编写的串并转换。采用iout类型口。包含源文件和测试文件。用Modsim编译。

标签： Verilog Modsim iout HDL

上传时间： 2014-01-15

上传用户：lanwei
本原码是基于VERILOG hdl语言的FPGA原程序

本原码是基于VERILOG hdl语言的FPGA原程序，主要用于测频率，特点主要是可以更快地测频。实时性更高。

标签： Verilog FPGA HDL 语言

上传时间： 2015-08-04

上传用户：15071087253
本原码是基于VERILOG hdl语言编写的

本原码是基于VERILOG hdl语言编写的，实现了SPI接口设计，可以应用于FPGA,实现SPI协议的接口设计.在MAXII编译成功,用Modelsim SE 6仿真成功.

标签： Verilog HDL 语言编写

上传时间： 2015-08-04

上传用户：mikesering
本文件提供了用VERILOG hdl语言实现的8位超前进位加法器,充分说明了超前进位加法器和普通加法器之间的区别.

本文件提供了用VERILOG hdl语言实现的8位超前进位加法器,充分说明了超前进位加法器和普通加法器之间的区别.

标签： verilog 加法器 HDL 进位

上传时间： 2013-12-17

上传用户：ynwbosss
VERILOG hdl原码一种简单的同步FIFO原码

VERILOG hdl原码一种简单的同步FIFO原码，可以被综合

标签： verilog FIFO HDL

上传时间： 2013-12-28

上传用户：qwe1234

VERILOG hdl

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硬件描述语言,VERILOG hdl,实现了解码器的设计

VERILOG hdl语言编写的5分频电路。采用两路时钟相逻辑作用产生。

VERILOG hdl编写的串并转换。采用iout类型口。包含源文件和测试文件。用Modsim编译。

本原码是基于VERILOG hdl语言的FPGA原程序

本原码是基于VERILOG hdl语言编写的

本文件提供了用VERILOG hdl语言实现的8位超前进位加法器,充分说明了超前进位加法器和普通加法器之间的区别.

VERILOG hdl原码一种简单的同步FIFO原码