VERILOG HDL

Computer Architecture Handbook on VERILOG HDL

Computer Architecture Handbook on VERILOG HDL

标签： Architecture Computer Handbook Verilog

上传时间： 2015-03-15

上传用户：www240697738
VERILOG HDL教程135例:VERILOG HDL语言类似于C语言

VERILOG HDL教程135例:VERILOG HDL语言类似于C语言，便于学习。本文档带有源代码，3-6章

标签： verilog hdl 135 C语言

上传时间： 2013-12-12

上传用户：rocketrevenge
VERILOG HDL教程135例:VERILOG HDL语言类似于C语言

VERILOG HDL教程135例:VERILOG HDL语言类似于C语言，便于学习。本文档带有源代码，7-8章

标签： verilog hdl 135 C语言

上传时间： 2013-12-09

上传用户：cuiyashuo
VERILOG HDL教程135例:VERILOG HDL语言类似于C语言

VERILOG HDL教程135例:VERILOG HDL语言类似于C语言，便于学习。本文档带有源代码，9-10章

标签： verilog hdl 135 C语言

上传时间： 2013-12-26

上传用户：qb1993225
VERILOG HDL教程135例:VERILOG HDL语言类似于C语言

VERILOG HDL教程135例:VERILOG HDL语言类似于C语言，便于学习。本文档带有源代码，11-12章

标签： verilog hdl 135 C语言

上传时间： 2015-03-24

上传用户：zhaoq123
这是一个VERILOG HDL编写的RISC cpu的程序

这是一个VERILOG HDL编写的RISC cpu的程序，该程序共10个子程序，实现了简单的RISC cpu，可供初学者参考，学习硬件描述语言，及设计方法。该程序通过了modelsim仿真验证。

标签： Verilog RISC HDL cpu

上传时间： 2015-03-26

上传用户：qiao8960
减1计数器一、设计要求用VERILOG HDL语言设计一个计数器。要求计数器具有异步置位/复位功能

减1计数器一、设计要求用VERILOG HDL语言设计一个计数器。要求计数器具有异步置位/复位功能，可以进行自增和自减计数，其计数周期为2^N（N为二进制位数）。二、设计原理输入/输出说明： d：异步置数数据输入； q：当前计数器数据输出； clock：时钟脉冲； count_en：计数器计数使能控制（1：计数/0：停止计数）； updown：计数器进行自加/自减运算控制（1：自加/0：自减）； load_d

标签： Verilog 计数器 HDL 减

上传时间： 2015-03-28

上传用户：zycidjl
我用过的VERILOG HDL写的SDRAM core源程序,经过测试应用

我用过的VERILOG HDL写的SDRAM core源程序,经过测试应用

标签： verilog SDRAM core hdl

上传时间： 2015-03-31

上传用户：15071087253
VERILOG HDL硬件描述语言的教程

VERILOG HDL硬件描述语言的教程

标签： Verilog HDL 硬件描述语言教程

上传时间： 2015-04-04

上传用户：lnnn30
VERILOG HDL. for igginner. tutorial in word file1 KAMPATE

VERILOG HDL. for igginner. tutorial in word file1 KAMPATE

标签： igginner tutorial verilog KAMPATE

上传时间： 2015-04-07

上传用户：chenxichenyue

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VERILOG HDL教程135例:VERILOG HDL语言类似于C语言

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VERILOG HDL教程135例:VERILOG HDL语言类似于C语言

这是一个VERILOG HDL编写的RISC cpu的程序

减1计数器一、设计要求用VERILOG HDL语言设计一个计数器。要求计数器具有异步置位/复位功能

我用过的VERILOG HDL写的SDRAM core源程序,经过测试应用

VERILOG HDL硬件描述语言的教程

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