VERILOG HDL

VERILOG HDL综合实验源代码

VERILOG HDL综合实验源代码，比较实用

标签： verilog HDL 实验源代码

上传时间： 2016-01-19

上传用户：tb_6877751
用VERILOG HDL写的数字时钟,已经在开发板上验证过的,绝对原创,使用数码管进行显示!

用VERILOG HDL写的数字时钟,已经在开发板上验证过的,绝对原创,使用数码管进行显示!

标签： Verilog HDL 数字时钟开发板

上传时间： 2013-12-03

上传用户：lnnn30
占用资源少的VERILOG HDL uart接口；采用固定波特率115200

占用资源少的VERILOG HDL uart接口；采用固定波特率115200，可以修改程序中的分频来修改波特率，模式为1个启始位，8位数据位，1个停止位；带1字节缓存；当缓存空时输出空信号

标签： verilog 115200 uart HDL

上传时间： 2013-12-28

上传用户：kikye
verilog设计练习进阶,针对的读者是 VERILOG HDL的初学者。

verilog设计练习进阶,针对的读者是 VERILOG HDL的初学者。

标签： verilog hdl 进阶初学者

上传时间： 2014-01-24

上传用户：thinode
this is a VERILOG HDL language referance book , tell you the basic useage of this language.

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标签： language this referance verilog

上传时间： 2016-02-06

上传用户：日光微澜
Quick Reference for VERILOG HDL

Quick Reference for VERILOG HDL

标签： Reference Verilog Quick HDL

上传时间： 2016-02-08

上传用户：时代电子小智
第一章数字信号处理、计算、程序、算法和硬线逻辑的基本概念第二章 VERILOG HDL设计方法概述第三章 VERILOG HDL的基本语法第四章不同抽象级别的VERILOG HDL模型

第一章数字信号处理、计算、程序、算法和硬线逻辑的基本概念第二章 VERILOG HDL设计方法概述第三章 VERILOG HDL的基本语法第四章不同抽象级别的VERILOG HDL模型第五章基本运算逻辑和它们的VERILOG HDL模型第六章运算和数据流动控制逻辑第七章有限状态机和可综合风格的VERILOG HDL

标签： Verilog HDL 数字信号处理基本概念

上传时间： 2016-02-08

上传用户：ardager
非常号的VERILOG HDL教学源码

非常号的VERILOG HDL教学源码，大家多

标签： Verilog HDL 源码

上传时间： 2014-01-06

上传用户：plsee
VERILOG HDL 高级数字设计源码 _chapter4

VERILOG HDL 高级数字设计源码 _chapter4

标签： Verilog chapter HDL 数字设计

上传时间： 2014-01-03

上传用户：cooran
VERILOG HDL 高级数字设计源码 _chapter5

VERILOG HDL 高级数字设计源码 _chapter5

标签： Verilog chapter HDL 数字设计

上传时间： 2013-12-26

上传用户：agent

VERILOG HDL

VERILOG HDL综合实验源代码

用VERILOG HDL写的数字时钟,已经在开发板上验证过的,绝对原创,使用数码管进行显示!

占用资源少的VERILOG HDL uart接口；采用固定波特率115200

verilog设计练习进阶,针对的读者是 VERILOG HDL的初学者。

this is a VERILOG HDL language referance book , tell you the basic useage of this language.

Quick Reference for VERILOG HDL

第一章数字信号处理、计算、程序、算法和硬线逻辑的基本概念第二章 VERILOG HDL设计方法概述第三章 VERILOG HDL的基本语法第四章不同抽象级别的VERILOG HDL模型

非常号的VERILOG HDL教学源码

VERILOG HDL 高级数字设计源码 _chapter4

VERILOG HDL 高级数字设计源码 _chapter5