VEILOG 代码 用户可以直接调用，作为底层模块。同时已经编译成功，可以作为基本单元库。
上传时间： 2014-01-14
上传用户：ayfeixiao
VEILOG实现的状态机乘法器.可以参考
上传时间： 2013-12-31
上传用户：yulg
用VEILOG HDL编的七段译码显示电路。自己做的第一个此类程序，编译仿真通过，感觉不错
上传时间： 2014-01-25
上传用户：gououo
VEILOG例程书籍，有8255的例程，还有其他的程序
上传时间： 2013-12-06
上传用户：qweqweqwe
一个VEILOG HDL程序，可以直接应用，
上传时间： 2014-01-21
上传用户：chongcongying
在FPGA实现的加法器实现的VEILOG代码，应用软件为赛林思公司的ISE9.1
上传时间： 2017-05-16
上传用户：youlongjian0
基于FPGA的16点FFT实现VEILOG
上传时间： 2013-11-25
上传用户：lixinxiang
DDR SDRAM的VEILOG hdl程序，经过验证 效果不错
上传时间： 2017-08-11
上传用户：tonyshao
本文进行了基于FPGA的GPS直序伪码扩频接收机的设计和数字化硬件实现。论文首先对GPS卫星导航定位系统进行了分析，并对与数字化接收机直接相关联的GPS信号中频部分结合实际系统要求进行了设计和分析，由此确定了数字化伪码捕获跟踪接收机研制的具体要求，之后完成了接收机中频数字化方案设计。同时对伪码捕获跟踪后端的载波捕获跟踪的实现方案进行了描述和分析。最后利用EDA工具在FPGA芯片上实现了GPS数字化接收机的伪码捕获跟踪。 受工作环境的制约，GPS卫星接收机系统首先表现为功率受限系统，接收机必须满足在低信噪比条件下工作。同时接收机与卫星间高动态产生的多普勒频率，给接收机实现快速捕获带来了难度。通过仿真分析，综合了实现难度和性能两方面因素，针对小信噪比工作条件提出了改进型的序贯伪码捕获实施方案。同时按照捕获概率和时间的要求，对接收机偏压、上、下门限、NCO增益等进行了设计和仿真分析，确定了捕获的数字化实现方案，伪码跟踪采用超前滞后环方案。捕获完成后可使本地伪码与接收伪码的相对误差保持在±1/4码元范围内，而跟踪环路的跟踪范围为±4/3码元，保证了捕获到跟踪的可靠衔接，同时采用可变环路带宽措施解决了跟踪速度和精度的矛盾。 在数字化实现设计中，给出了详细的数字化实现方案和分析，这样在保证工作精度的同时尽量减少硬件资源的开销，利用EDA工具，采用VEILOG设计语言在Xilinx的VirtexII系列的XC2V500fg256的FPGA上完成数字化接收机伪码捕获跟踪的实现，并在其开发平台上对数字化接收机进行了仿真验证，在给定的工作条件下达到了设计性能和指标要求。
上传时间： 2013-04-24
上传用户：15510133306
串口操作源代码，本代码采用VEILOG hdl语言编写，并经过本人多次验证。
上传时间： 2015-05-20
上传用户：luke5347
