Xilinx可编程逻辑器件的高级应用与设计技巧 全面介绍Xilinx的CoolRunnerII Spartan-3 Virtex-II VirtexII pro等器件的结构特性,以及ISE6及其辅助设计工具。
标签: Xilinx CoolRunnerII Virtex-II VirtexII
上传时间: 2017-02-18
上传用户:sz_hjbf
Xilinx ISE&EDK 8.2平台的快速点餐系统设计
上传时间: 2017-02-21
上传用户:nanfeicui
Xilinx ISE&EDK 8.2平台的嵌入式MiNiVOS服务器
上传时间: 2017-02-21
上传用户:cjf0304
Xilinx ISE&EDK 8.2平台的人脸检测系统设计
上传时间: 2017-02-21
上传用户:410805624
xilinx的开发板的原理图和PCB图,很有参考价值
上传时间: 2017-02-21
上传用户:lanhuaying
采用FPGA实现色彩空间转换R’G’B’ to Y’CbCr的VHDL和verilog源代码,支持xilinx的各种器件.
上传时间: 2013-12-12
上传用户:lps11188
cic_compiler_ds613 xilinx technology documents
标签: cic_compiler_ds technology documents xilinx
上传时间: 2013-12-25
上传用户:lhc9102
夏宇闻8位RISC_CPU的完整代码+TESTBENCH(已调试) modelsim工程文件,包括书中所测试的三个程序和相关数据,绝对可用~所有信号名均遵从原书。在论坛中没有找到testbench的,只有一个mcu的代码,但很多和书中的是不一样的,自己改了下下~`````大家多多支持啊~`我觉得书中也还是有些不尽如人意的地方,如clk_gen.v中clk2,clk4是没有用的,assign clk1=~clk再用clk1的negedge clk1来触发各个module也是不太好的,会使时序恶化,综合时很可能会setup vio的,所以觉得直接用clk的上升沿来触发各个module比较好
标签: TESTBENCH RISC_CPU modelsim 8位
上传时间: 2014-01-08
上传用户:ippler8
XILINX memory interface generator. XILINX的外部存储器接口。
标签: XILINX interface generator memory
上传时间: 2017-03-05
上传用户:ynzfm
last cordic for immplemantaion of cordic with vhdl language it has testbench
标签: cordic immplemantaion testbench language
上传时间: 2017-03-06
上传用户:han_zh