介绍Arduino-UNO开发板的使用，以及一些例程
标签： 开发板应用介绍
上传时间： 2015-03-27
上传用户：hu_821
cypress PSoC® 4 Pioneer 套件指南
标签： CY8CKIT-042 手册
上传时间： 2015-04-08
上传用户：samwang
Quartusii11.0套件安装说明
上传时间： 2016-04-28
上传用户：18728807211
R实用教程；R是一套由数据操作、计算和图形展示功能整合而成的套件。包括： • 有效的数据存储和处理功能， • 一套完整的数组（特别是矩阵）计算操作符， • 拥有完整体系的数据分析工具， • 为数据分析和显示提供的强大图形功能， • 一套（源自S语言）完善、简单、有效的编程语言（包括条件、循环、自 定义函数、输入输出功能）。 在这里使用”环境”（environment）是为了说明R的定位是一个完善、统一的系 统，而非其他数据分析软件那样作为一个专门、不灵活的附属工具。 R很适合被用于发展中的新方法所进行的交互式数据分析。由于R是一个动 态的环境，所以新发布的版本并不总是与之前发布的版本完全兼容。某些用户 欢迎这些变化因为新技术和新方法的所带来的好处；有些则会担心旧的代码不 再可用。尽管R试图成为一种真正的编程语言，但是大家不要认为一个由R编写 的程序可以长命百岁。 1.2 相相相关关关的的的软软软件件件和和和文文文档档档 R可以被当作S语言（由Rick Becker,John Chambers和AllanWilks在Bell实验
标签： R实用教程
上传时间： 2017-01-01
上传用户：zhanluejia
本文主要介绍如何在Vivado设计套件中进行时序约束，原文出自Xilinx中文社区。 Vivado软件相比于ISE的一大转变就是约束文件，ISE软件支持的是UCF(User Constraints File)，而Vivado软件转换到了XDC(Xilinx Design Constraints)。XDC主要基于SDC(Synopsys Design Constraints)标准，另外集成了Xilinx的一些约束标准，可以说这一转变是Xilinx向业界标准的靠拢。Altera从TimeQuest开始就一直使用SDC标准，这一改变，相信对于很多工程师来说是好事，两个平台之间的转换会更加容易些。
上传时间： 2018-07-13
上传用户：yalsim
文件介绍01-设计文档(必读)。包含了产品功能介绍、发货元件清单及实物图、重要元器件工作原理介绍、电路原理图及工作原理、产品装配方法及调试技巧等重要内容。02-电路设计文件。包含了Protel 99se设计而成焊接专用电路原理图、PCB布线图等文件，需要安装Protel 99se才能打开。03-电路仿真文件，包含了MULTISIM11.0绘制而成仿真电路，需要安装MULTISIM11.0才能打开。如果是单片机产品，则采用Keil uVision4编辑单片机应用程序，采用Proteus7.8软件仿真单片机硬件电路，需要安装Keil uVision4和Proteus7.8才能打开。
上传时间： 2021-11-30
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文件介绍01-设计文档(必读)。包含了产品功能介绍、发货元件清单及实物图、重要元器件工作原理介绍、电路原理图及工作原理、产品装配方法及调试技巧等重要内容。02-电路设计文件。包含了Protel 99se设计而成焊接专用电路原理图、PCB布线图等文件，需要安装Protel 99se才能打开。03-电路仿真文件，包含了MULTISIM11.0绘制而成仿真电路，需要安装MULTISIM11.0才能打开。
标签： 定时器
上传时间： 2021-11-30
上传用户：
1959-calculo-analog-computer-复制_OCR-机器翻译-人工复制-web.pdf
标签： 模拟计算机
上传时间： 2022-01-03
上传用户：20125101110
本文主要介绍如何在Wado设计套件中进行时序约束，原文出自 xilinx中文社区。1 Timing Constraints in Vivado-UCF to xdcVivado软件相比于sE的一大转变就是约束文件，5E软件支持的是UcF（User Constraints file，而 Vivado软件转换到了XDc（Xilinx Design Constraints）。XDC主要基于SDc（Synopsys Design Constraints）标准，另外集成了Xinx的一些约束标准可以说这一转变是xinx向业界标准的靠拢。Altera从 TimeQuest开始就一直使用SDc标准，这一改变，相信对于很多工程师来说是好事，两个平台之间的转换会更加容易些。首先看一下业界标准SDc的原文介绍：Synopsys widely-used design constraints format, known as sDc, describes the design intent"and surrounding constraints for synthesis, clocking, timing, power, test and environmental and operating conditions. sDc has been in use and evolving for more than 20 years, making it the most popular and proven format for describing design constraints. Essentially all synthesized designs use SDc and numerous EDa companies have translators that can read and process sDc
标签： vivado
上传时间： 2022-03-26
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FPGA开发全攻略(下册) 如何克服 FPGA I/O 引脚分配挑战 作者：Brian Jackson 产品营销经理Xilinx, Inc. brian.jackson@xilinx.com 对于需要在 PCB 板上使用大规模 FPGA 器件的设计人员来说，I/O 引脚分配是必须面对的众多挑战之一。 由于众多原因，许多设计人员发表为大型 FPGA 器件和高级 BGA 封装确定 I/O 引脚配置或布局方案越来越困难。 但是组合运用多种智能 I/O 规划工具，能够使引脚分配过程变得更轻松。 在 PCB 上定义 FPGA 器件的 I/O 引脚布局是一项艰巨的设计挑战，即可能帮助设计快速完成，也有可能造 成设计失败。 在此过程中必须平衡 FPGA 和 PCB 两方面的要求，同时还要并行完成两者的设计。 如果仅仅针 对 PCB 或 FPGA 进行引脚布局优化，那么可能在另一方面引起设计问题。 为了解引脚分配所引起的后果，需要以可视化形式显示出 PCB 布局和 FPGA 物理器件引脚，以及内部 FPGA I/O 点和相关资源。 不幸的是，到今天为止还没有单个工具或方法能够同时满足所有这些协同设计需求。 然而，可以结合不同的技术和策略来优化引脚规划流程并积极采用 Xilinx® PinAhead 技术等新协同设计工 具来发展出一套有效的引脚分配和布局方法。 赛灵思公司在 ISE™ 软件设计套件 10.1 版中包含了 PinAhead。 赛灵思公司开发了一种规则驱动的方法。首先根据 PCB 和 FPGA 设计要求定义一套初始引脚布局，这样利 用与最终版本非常接近的引脚布局设计小组就可以尽可能早地开始各自的设计流程。 如果在设计流程的后期由 于 PCB 布线或内部 FPGA 性能问题而需要进行调整，在采用这一方法晨这些问题通常也已经局部化了，只需要 在 PCB 或 FPGA 设计中进行很小的设计修改。
标签： FPGA开发全攻略
上传时间： 2022-03-28
上传用户：默默
