龙芯处理器主要包括三个系列。龙芯1号处理器及其IP系列主要面向嵌入式应用，龙芯2号超标量处理器及其IP系列主要面向桌面应用，龙芯3号多核处理器系列主要面向服务器和高性能机应用。根据应用的需要，其中部分龙芯2号也可以面向部分高端嵌入式应用，部分低端龙芯3号也可以面向部分桌面应用。以后上述三个系列将并行地发展。 龙芯系列处理器通过充分开发指令级并行性、数据级并行性、以及线程级并行性来提高性能。其中龙芯1号系列微处理器实现了带有静态分支预测和阻塞Cache的单发射的乱序执行流水线；龙芯2号系列微处理器实现了带有动态分支预测和非阻塞Cache的超标量四发射乱序执行流水线，龙芯2号系列微处理器还使用浮点数据通路复用技术实现了定点的单指令流多数据流指令；下一代的龙芯3号系列微处理器将实现片内多核技术。
上传时间： 2016-10-16
上传用户：xuanjie
The DHRY program performs the dhrystone benchmarks on the 8051. Dhrystone is a general-performance benchmark test originally developed by Reinhold Weicker in 1984. This benchmark is used to measure and compare the performance of different computers or, in this case, the efficiency of the code generated for the same computer by different compilers. The test reports general performance in dhrystones per second. Like most benchmark programs, dhrystone consists of standard code and concentrates on string handling. It uses no floating-point operations. It is heavily influenced by hardware and software design, compiler and linker options, code optimizing, cache memory, wait states, and integer data types. The DHRY program is available in different targets: Simulator: Large Model: DHRY example in LARGE model for Simulation Philips 80C51MX: DHRY example in LARGE model for the Philips 80C51MC
标签： general-performanc benchmarks Dhrystone dhrystone
上传时间： 2016-11-30
上传用户：hphh
这是学ARM9和ADS1.2的一个很好的例程，这个例程简单易懂。 这个例程可以用开发板是的LED灯和仿真器来测试硬件的好坏， 还可以CACHE对程序运行速度的影响，测试设置FCLK的频率。
上传时间： 2016-12-16
上传用户：水中浮云
凌阳SPCE3200 系统开发板随机自带源程序。共安排了32个子目录，其中按照SPCE3200实验指导书(上册)中的实验顺序存放了实验程序的源代码,所有项目代码均在S+coreIDE v2.1.2下测试通过。此为第16到第23个试验源代码。试验内容如下： 5.3 实验十六：Cache 读写实验. 5.4 实验十七：DMA读写实验 5.5 实验十八：SD卡读取实验 SPCE3200教学平台通信模块实验 6.1 实验十九：SPI通信实验 6.2 实验二十：I2C通信实验. 6.3 实验二十一：UART异步串行口通讯实验 6.4 实验二十二：USB DEVICE实验 6.5 实验二十三：USB HOST 实验
上传时间： 2014-12-05
上传用户：thinode
用来清理ie缓存的，rundll32 -u -p 等方式不好用，根据弹出的对话框可以选择清理缓存，比如cookie, ie cache url history等
标签： 缓存
上传时间： 2017-02-19
上传用户：txfyddz
TI的达芬奇系列dm355使用的spi模块驱动，dm355上使用spi控制一块eeprom,在cache打开的情况下可能会有偶数个字节写不进去的情况,暂时关闭cache就可以解决。
上传时间： 2014-08-30
上传用户：linlin
pccard driver s3c2440.The S3C2440A offers outstanding features with its CPU core, a 16/32-bit ARM920T RISC processor designed by Advanced RISC Machines, Ltd. The ARM920T implements MMU, AMBA BUS, and Harvard cache architecture with separate 16KB instruction and 16KB data caches, each with an 8-word line length.
标签： outstanding S3C2440A features pccard
上传时间： 2013-12-24
上传用户：lizhen9880
从ARM硬件角度架构讲述ARM系统软硬件开发，对cache，MMU，页表管理等都有精辟的论述。不可多得英文参考资料！
上传时间： 2014-01-26
上传用户：kernaling
cpu设计实例mips。MIPSI指令集32位CPU （1）MiniCore设计实例全32位操作，32个32位通用寄存器，所有指令和地址全为32位 （2）静态流水线（3～5级） （3）Forwarding技术 （4）片内L1 Cache，指令、数据各4KByte，硬件初始化 （5）没有TLB，但系统控制协处理器（CP0）具有除页面映射外的全部功能
上传时间： 2013-12-02
上传用户：xiaodu1124
The purpose of this project is to explore the issues and implementation of a multiple instruction stream, single data stream processor. We are running two instruction streams on two CPUs which share an address space. The processors share a second level cache, and maintain coherence at the L1 cache with a write-invalidate policy. The L2 cache is two-way set associative, with a block size of 8 words, and a total capacity of 512 words.
标签： implementation instruction multiple purpose
上传时间： 2017-04-18
上传用户：731140412
